Giáo trình điện tử Vi mạch-Điện tử số - Phan Văn Đường

1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 NUL SOH STX ETX EOT ENQ ACK BEL BS HT LF VT FF CR SO DLE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS SP ! “ # $ % & / ( ) * + , - . 0 1 2 3 4 5 6 7 8 9 : ; < = > @ A B C D E F G H I J K L M N P Q R S T U V W X Y Z [ \ ] ^ ` a b c d e f g h i j k l m n p q r s t u v ư x y z { l } ~ 37 1 1 1 1 SI US / ? O _ o DEL Thí dụ: Chữ A: 1001000, chữ a: 1101000 Mã EBCDIC (Extended Binary Code Decimal Interchanger Code) Sử dụng trong máy tính lớn, được phát triển bởi hảng IBM. Mã sử dụng 8 bit để biểu thị thông tin. Nó có khả năng biểu thị ký tự nhiều hơn mã ASCII nhưng không có kiểm tra chẵn lẻ. 2.4. CÁC PHÉP TÍNH SỐ HỌC TRONG HỆ NHỊ PHÂN Như ta đã biết các hệ thống số chỉ làm việc trong mã hệ nhị phân. Các nguyên tắc thực hiện các phép tính trong hệ nhị phân cũng tương tự như trong hệ thập phân. 2.4.1. Phép cộng nhị phân Đây là phép tính làm cơ sở cho các phép tính khác. Hai số nhị phân cộng với nhau cũng giống như phép cộng thập phân. Muốn cộng hai số nhị phân, ta viết chúng chồng lên nhau, các bit cùng trọng lượng nằm trên cùng một cột. Các số nhớ được xem như một bit mới để cộng với bit của cột có trọng lượng cao hơn kế bên (từ phải sang trái). Ta có quy tắc cộng: 0 + 0 = 0 0 + 1 = 1 1 + 0 = 1 1 + 1 = 0 nhớ 1 cho vị trí trên 1 +1 + 1 = 1 nhớ 1 cho vị trí trên Trường hợp 5 ứng với trường hợp khi 2 bit đã là 1, lại còn nhớ thêm 1 ở vị trí dưới đưa lên. Thí dụ: 10101 111001,01 + 10111 + 110110,11 101100 1110000,00 2.4.2. Phép trừ nhị phân Ta có quy tắc sau: 0 - 0 = 0 1 - 0 = 1 1 - 1 = 0 0 - 1 = 1 nhớ 1 cho vị trí phía trên Đối với máy tính thì phép trừ hai số nhị phân A- B được thực hiện dưới dạng cộng A+(- B). Như vậy, số nhị phân B phải mang dấu âm. Để ghi dấu - hoăc + của một số nhị phân, máy tính dùng thêm một bit gọi là bit dấu, đặt ở vị trí cực trái của số nhị phân với quy tắc : 1 : - 0 : + Thí dụ: Một số nhị phân 8 bit thì bit cực trái thể hiện dấu, 7 bit còn lại thể hiện trị tuyệt 38 đối của số đó. [1] 001100 = -52 [0] 110100 = +52 Để diễn tả số âm máy tính thường dùng phần bù cấp 2. Với cách này ta không dùng trị tuyệt đối của nó mà dùng phần bù cấp 2 của nó. Bước 1: Lấy phần bù cấp 1 bằng cách đổi các bit 0 thành 1 và 1 thành 0 Bước 2: Cộng 1 vào phần bù cấp 1 để có phần bù cấp 2. Thí dụ : Chuyển số 0110100 sang phần bù cấp 2: Phần bù cấp 1 : 1001011 Phần bù cấp 2 : 1001011 + 1 = 1001100 Ta xét các trường hợp cụ thế sau: Cộng hai số dương: [0] 1001 (+9) + [0] 0100 (+4) [0] 1101 (+13) Cộng một số dương và một số âm có trị tuyệt đối bé hơn : [0] 1001 (+9) + [1] 1100 (-4) [0] 0101 (+5) Chú ý: Ta viết -4 dưới dạng phần bù cấp 2 của 4 Cộng một số dương và một số âm có trị tuyệt đối lớn hơn. [1] 0111 (-9) + [0] 0100 (+4) [1] 1011 (-5} Vì bit dấu là 1 nên kết quả có dạng phần bù cấp 2. Ta phải chuyển sang trị tuyệt đối. Cộng hai số âm : [1] 0111 (-9) [1] 1100 (-4) [1] 0011 (-13) Như vậy, khi kết quả có bit dấu là 1 nó sẽ là phần bù cấp hai của trị tuyệt đối, ta phải chuyển sang trị tuyệt đối. Thí dụ: [1] 0011 (-13) ta tiến hành như sau: Đưa phần bù cấp hai về phần bù cấp1: 0011 – 1 = 0010 Chuyển về trị tuyệt đối: 0010 → 1101 Trường hợp đặc biệt: a/ Khi số dương ít bit hơn số âm: Khi số dương ít bit hơn số âm ta thêm số 0 vào các bit thiếu, thiếu bao nhiêu bit ta thêm Để lấy phần bù cấp hai một số nhị phân, ta tiến hành như sau: 39 bấy nhiêu số 0. Thí dụ: +45 + -70 -25 (+45)10 = (0) 101101 (70)10 = (1000110)2 Chuyển sang phần bù cấp hai: 0111010 Ta có: (-70)10 = (1) 0111010 Thực hiện phép cộng ta được: (0) 0101101 + (1) 0111010 (1) 1100111 Bit dấu là 1, do đó kết quả không phải là trị tuyệt đối mà là phần bù cấp hai. Ta chuyển sang trị tuyệt đối: 1100111 - 1 1100110 trị tuyệt đối là: 0011001 b/ Khi số âm ít bit hơn số dương: Khi số âm ít bit hơn số dương ta thêm số 1 vào các bit thiếu, thiếu bao nhiêu bit ta thêm bấy nhiêu số 1. Thí dụ: -45 + +70 +25 (70)10= (1000110)2 (+70)10= (0) 1000110 (+45)10 = (0) 101101 Chuyển sang phần bù cấp hai: 010011 (-45)10 = (1) 010011 Thực hiện phép cộng ta được: (0) 1000110 + (1) 1010011 (0) 0011001 2.4.3. Phép nhân nhị phân Cũng thưc hiện như phép nhân thập phân, nghĩa là nhân từng bit của số nhân với các bit của số bị nhân (bắt đâu từ bit cực phải có trọng lượng nhỏ nhất đến bit cực trái có trọng lượng lớn nhất). Mỗi tích viết một hàng và cũng dịch trái một vị trí khi viết tích thứ hai. Sau đó cộng từng cột có cùng một một vị trí. 40 Ta có quy tắc sau : 0 x 0 = 0 0 x 1 = 0 1 x 0 = 0 1 x1 = 1 Thí dụ: 1 0 0 1 x 1 0 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 0 0 1 1 Vậy phép nhân nhị phân có thể thực hiện bằng cách dịch và cộng 2.4.4. Phép chia nhị phân Cũng giống như phép chia thập phân 1100011 10010 10010 101,1 0011011 10010 010010 10010 00000 Vậy phép chia nhị phân có thể thực hiện bằng cách trừ liên tiếp 2.5. PHÉP CỘNG BCD Phép công BCD phức tạp hơn phép cộng nhị phân. Do dùng 4 bit để mã hóa nên sẽ xuất hiện 6 tổ hợp thừa. Dùng 4 bit nhị phân vậy sẽ có 24 = 16 tổ hợp xuất hiện, Để mã hóa ta chỉ cần dùng 10 tổ hợp, vì vậy sẽ thừa 6 tổ hợp: 1010 (số 10), 1011 (số 11), 1100 (số 12), 1101 (số 13), 1110 (số 14) và 1111 (số 15). Sự xuất hiện các tổ hợp thừa này trong kết quả sẽ gây ra lỗi dư, làm kết quả sai. 2.5.1: Cộng hai mã BCD có kết quả nhỏ hơn 10: Trường hợp này không bao giờ có các tổ hợp thừa ở kêt quả, vì vậy ta thực hiện như phép cộng nhị phân. Thí dụ: 25 0010 0101 +52 0101 0010 77 0111 0111 41 2.5.2. Cộng hai mã BCD có kết quả lớn hơn 9 Trường hợp này sẽ có các tổ hợp thừa ở kêt quả, vì vậy ta phải thực hiện việc sửa sai. Việc sửa sai được thực hiện bằng cách cộng thêm 6 (0110) vào tổ hợp thừa. Nơi nào có tổ hợp thừa xuất hiện ta cộng ngay vào để sửa sai. Thí dụ: 45 0100 0101 +77 +0111 0111 122 1011 110 0 Kết quả sai, ta sửa sai bằng cách cộng 6 (0110) vào tổ hợp thừa 0100 0101 +0111 0111 1011 1100 +0110 0110 0001 0010 0010 Kết quả đúng. 2.5.3. Phép cộng BCD có dấu Mã BCD cũng dùng bit 1 làm dấu âm và bit 0 làm dấu dương. Bit dấu cũng đặt ở tận cùng bên trái mã BCD. Số âm không được biểu diễn bằng trị tuyệt đối mà bằng phần bù cấp 10. Muốn tìm phần bù cấp 10 ta tìm phần bù cấp 9 sau đó cộng 1 vào . Thí dụ: (57)10 = (0101 0111)BCD (+57)10 = (0) 0101 0111 Muốn tìm -57, ta đổi 57 thành phần bù cấp 10. số đó bằng 9). Vậy (-57)10 Thí dụ: +75 + -57 +18 57 chuyển sang phần bù cấp 10 là 43 Bài toán như sau: (0) 75 (0) 0111 0101 +(1) 43 +(1) 0100 0011 (1) 1011 1000 Sửa sai: + 0110 0000 (0) 0001 1000 Bước 1: Chuyển 57 sang phần bù cấp 9: 42 (phần bù cấp 9 của một số là tổng của nó và Bước 2: Cộng thêm 1 vào phần bù cấp 9 để có phần bù cấp 10: 42 + 1 = 43 = (1) 43 = (1) 0100 0011 42 Trường hợp đặc biệt: a/ Khi số dương ít cột hơn số âm: Khi số dương ít cột hơn số âm ta thêm số 0 vào các cột thiếu, thiếu bao nhiêu cột ta thêm bấy nhiêu số 0. Thí dụ: + 45 + -270 -225 Bài toán trở thành: +(1) 730 +(1) 0111 0011 0000 (1) 0111 0111 0101 Kết quả là số âm nên không phải là trị tuyệt đối mà là phần bù cấp 10. Ta chuyển sang trị tuyệt đối. (1) 0111 0111 0101 = -775 chuyển sang trị tuyệt đối ta được: -775 có trị tuyệt đối: 225 b/ Khi số âm ít cột hơn số dương: Khi số âm ít cột hơn số dương ta thêm số 9 vào các cột thiếu, thiếu bao nhiêu cột ta thêm bấy nhiêu số 9. Thí dụ: - 45 + +270 +225 Bài toán trở thành: (1) 955 (1) 1001 0101 0101 +(0) 270 +(0) 0010 0111 0000 (1) 1011 1100 0101 + 0110 0110 0000 (0)0010 0010 0101 2.6. CÁC HÀM ĐẠI SỐ LOGIC 2.6.1. Định nghĩa về đại số Logic : Theo lý thuyết tập hợp, ta có thể coi đại số logic là tập hợp S các đối tượng A,B,C trong đó xác định hai phép toán cộng và nhân logic. Nó có các tính chất sau: Đối với mọi phần tử A,B,C ở trong S 1/ S chứa A + B và A x B (Tính đóng kín) 2/ A + B = B + A A x B = B x A (luật giao hoán) (0) 045 (0) 0000 0100 0101 43 3/ A + (B + C) = (A + B) + C A x (B x C) = (A x B) x C (luật kết hợp) 4/ A x (B + C) = A x B + A x C 5/ S chứa các phần tử 1 và 0 sao cho với mọi A thuộc S : A + 0 = A ; A x 0 = 0 ; A x 1 = A ; A + 1 = 1 6/ Với mọi phần tử A, S chứa một phần tử A (gọi là phần bù của A cũng có thể viết là A hoặc 1-A ) sao cho : A + A = 1 ; A x A = 0 B.ABA _______ =+ BAA.B _____ += (luật De Morgan) BABAA +=+ Bảng 2.5: Các định lý của đại số Boole Số TT Định lý Số TT Định lý 1 A + 0 = A 12 A (A + B) = A 2 A . 1 = A 13 B A BAA +=+ 3 A + 1 = 1 14 A ( A + B) = AB 4 A . 0 = 0 15 AB + A B = A 5 A + A = A 16 A)BB)(A(A =++ 6 A . A = A 17 B)AC)((ACAAB ++=+ 7 A + A = 1 18 BAACC)AB)((A +=++ 8 A . A = 0 19 CAABBCCAAB +=++ 9 A (B + C) = AB + AC 20 C)AB)((AC)C)(BAB)((A ++=+++ 10 A + BC = (A + B)( A +C) 21 ...CBAA.B.C.. _________ +++= 11 A + AB = A 22 __________________ ...CBA +++ ..C.B.A= 2.6.2. Các toán tử Logic Các biến số Bool có thể xử lý bằng các toán tử logic: KHÔNG (NO), VÀ (AND), HOẶC (OR), KHÔNG HOẶC (NOR), KHÔNG VÀ (NAND). Ba toán tử NO, AND, OR làm thành một hệ thống logic hoàn chỉnh còn mỗi toán tử NOR, NAND là các hàm phụ thuộc. a/Toán tử KHÔNG NO (phủ định) Nếu A = 1 thì không A = A = 0 Nếu A = 0 thì không A = A = 1 A và A có thể lấy giá trị 1 hoặc 0. Ta quy định 0 là phần bù của 1 và ngược lại. 44 b/Toán tử VÀ Còn gọi là toán tử giao: A VÀ B VÀ C = ABC = 1 Nếu và chỉ nếu A =B = C =1 còn các trường hợp khác đều bằng 0. Toán tử VÀ có thể viết theo ký hiệu sau: AB, A.B hoặc A ∩ B c/Toán tử HOẶC OR Còn gọi là toán tử hội: A HOẶC B HOẶC C = A+B+C = A U B U C = 0 nếu và chỉ nếu A = B = C = 0, các trường hợp khác đều bằng 1. c/Toán tử KHÔNG HOẶC NOR, KHÔNG VÀ NAND, là phủ định của 2 toán tử trên. Các toán tử được ký hiệu như sau : NO AND OR NAND NOR 2.6.3. Giãn đồ Venn Để biểu diễn một cách trực quan các phép toán trong Đại số logic ta dùng giãn đồ Venn theo nguyên tắc sau: Tập hợp mọi trạng thái của một mệnh đề X có thể biểu diễn bằng hình học. Ta quy định khi biểu diễn trên mặt phẳng, những tập hợp mà mệnh đề X là đúng (ứng với trạng thái 1) là diện tích nằm trong một vòng tròn. Còn ngoài vòng tròn diễn tả trạng thái X=0, nghĩa là mệnh đề X là sai. Nếu chúng ta xét 2 mệnh đề X và Y trong đó miền nghiệm đúng có phần chung, thì 2 vòng tròn diễn tả các tập hợp con X và Y chia mặt phẳng làm 4 vùng hoặc 4 tập hơp con tương ứng với nghiệm đúng của 4 mệnh đề. Trong đó vùng (1) là vùng chung của “ X đúng” và “Y đúng”. Từ đó ta thấy: -Toán tử và là toán tử giao, bởi vì trong vùng (1) “X và Y đều đúng” -Toán tử hoặc là toán tử hợp, bởi vì trong vùng (1), (2), (3), (4) là “vùng X hoặc Y đúng” 2.6.4. Phương pháp biểu diễn hàm logic a/Khái niệm về Maxterm và minterm Ta có hàm logic 3 biến như sau: F(A,B,C) = ( A +B+C) (A+ B +C) (A+B+ C ) 45 Ta thấy mỗi số hạng của tích số ở vế phải đều có chứa các biến của hàm ở dưới dạng trực tiếp (thí dụ A) hoặc dạng bù (thí dụ A ) được gọi là tích của các tổng. Mỗi tổng trong ngoặc được gọi là một maxterm.Trong một maxterm mỗi biến chỉ xuất hiện một lần (dưới dạng bù hoặc dạng chuẩn). Ta ký hiệu maxterm bằng chữ M kèm theo một con số. Một hàm logic k biến có k2 maxterm Thí dụ: Hàm hai biến F(A,B) có 4 maxterm : M0 = B A + M1 = A +B M2 = A+ B M3 = A+B Tương tự như trên, ta có khái niệm về minterm trong đó chỉ thay thế phép nhân logic vào vị trí các phép cộng logic đối với maxterm. F(A,B,C) = CABCBABCA ++ Một hàm 2 biến có 4 miterm như sau: m0 = B A m1 = BA m2 = BA m3 = A B Các minterm được ký hiệu bằng chữ m với một chỉ số . b/Biểu diễn hàm logic bằng hình học - bảng Karnaugh Khi một hàm logic có số lượng biến tương đối bé (k < 6) người ta thường biểu diễn chúng dưới dạng một bảng gọi là bảng Karnaugh (còn gọi là ma trận Karnaugh). Thực chất bảng Karnaugh là cách viết cải tiến của bảng trạng thái. Theo phương pháp này, hàm logic có k biến được biểu diễn trên một bảng gồm có k2 ô vuông. Mỗi ô vuông ứng với một minterm của hàm cần biểu diễn. Muốn biểu diễn một hàm bằng bảng Karnaugh ta tiến hành như sau: Bước 1: Lập bảng Karnaugh tương ứng với số biến của hàm nhưng trong các ô vuông chưa ghi giá trị. Bước 2: Trong các ô vuông cúa bảng Karnaugh, nếu ứng với một bộ giá trị của biến mà hàm có giá trị là 1 thì ô vuông biểu diễn minterm tươug ứng được ghi là 1, ngược lại ta để trống . Chú ý: thứ tự hàng và cột theo mã Gray Thí dụ 1: Hàm 2 biến F = BABA + Thí dụ 2: Hàm 3 biến ABC C BA C B A C B AF +++= 46 Thí dụ 3: Hàm 3 biến D C BA D C B A D C B A D C B AF +++= Trong bảng Karnaugh không những các ô kế cận khác nhau chỉ một biến mà các ô đầu dòng và cuối dòng, đầu cột và cuối cột cũng chỉ khác nhau một biến. Các ô đó được gọi là ô kế cận. Tính chất này được gọi là tính chất tuần hoàn của bảng Karnaugh. Áp dụng nhiều trong việc tối thiểu hóa hàm trạng thái. 2.6.5. Tối thiểu hóa hàm trạng thái Trong thực tế ta cần phải làm thế nào đó, để có thể thực hiện dễ dàng các sơ đồ mạch điện dùng các phần tử logic. Một mạch điện dùng càng ít phần tử càng dễ thực hiện. Vì vậy, ta cần tối thiểu hóa các phần tử tạo thành mạch bằng cách tối thiểu hóa hàm trạng thái. Ta xét vài phương pháp thông dụng và tương đối đơn giản: a/Dùng tính chất của đại số logic để biến đổi trực tiếp dạng giải tích của hàm Khi số biến ít người ta thường dùng phương pháp biến đổi trực tiếp dạng giải tích của hàm, bằng cách dùng các tính chất giải tích của đại số Bool: Thí dụ: Cho hàm logic 4 biến : DCB DCA C BA D)C,B,F(A, +++= Hãy: 1/Vẽ mạch logic thực hiện hàm trên 2/Tối thiểu hóa hàm trạng thái trên 3/Vẽ lại mạch logic sau khi đã tối thiểu hóa hàm trạng thái. Để vẽ mạch logic trên, ta dùng các toán tử logic : OR , AND , NO (Hình 2.1) 47 Hình 2.1: Mạch logic chưa tối thiểu 2/Tối thiểu hóa hàm trạng thái Dùng phương pháp biến đổi trực tiếp ta tối thiểu hóa hàm F như sau: D C B D C A C BA D)C,B,F(A, +++= Ta có : D) B D A(C D C B D C A +=+ Hàm F(A,B,C,D) có thể viết lại: D) B D A(C C BA D)C,B,F(A, +++= Mà: B A B AA +=+ Nên: D) B D A( C D) B D A( CC ++=++ B)AD(CBABD)DA(CBA D)C,B,F(A, +++=+++= Theo định luật De Morgan : _____ BA B A =+ D)BA()B(AC)BAD(CBAD)C,B,F(A, ________ ++=++= Aïp dụng tính chất: BA B AA +=+ ta có : D BA C D)C,B,F(A, ++= 3/Vẽ lại mạch logic sau khi đã tối thiểu hóa Từ hàm đã rút gọn trên ta vẽ lại sơ đồ : (Hình 2.2) Hình 2.2: Mạch logic sau khi đã tối thiểu b/ Phương pháp ma trận Karnaugh: Ta có thể tối thiểu hóa hàm logic biểu diễn bằng bảng Karnaugh theo các bước sau: Bước 1: Khoanh tròn các ô có giá trị 1 không thể kết hợp với bất kỳ ô nào khác. Ở kết quả 48 ta ghi minterm này vào. Bước 2: Xác định các ô chỉ kết hợp với 1 ô khác môt cách duy nhất. Khoanh tròn các tổ hợp hai ô này lại với nhau. Bước 3: Xác định các ô có thể kết hợp với ba ô khác một cách duy nhất. Nếu tất cả 4 ô kết hợp như vậy không bao trùm hết các nhóm 2 ô thì ta khoanh tròn nhóm 4 ô này lại. Các ô có thể gộp lại để tạo thành nhóm 4 ô theo nhiều cách tạm thời bỏ qua. Bước 4: Thực hiện như trên với nhóm 8 ô Bước 5: Các ô chưa được khoanh có thể kết hợp với nhau hoặc kết hợp với các ô đã được khoanh một cách tùy ý. Ta kết hợp thế nào đó cho số nhóm là ít nhất. Ta chú ý: - Cùng một số 1 có thể tham gia nhiều nhóm (ô kết hợp rồi có thể kết hợp lại) - Số ô ở trong mỗi nhóm càng lớn, kết quả thu được càng tối giản. Thí dụ: Cho hàm 4 biến: F(A,B,C,D) = Σm (0,1,3,5,6,9,11,12,13,15) Hãy cực tiểu hóa bằng bảng Karnaugh. Tiến hành các bước như trên : * Ô m6 không thể kết hợp với bất cứ ô nào khác, ta khoanh vùng ô này lại. Đây là ô tối giản sẽ có ở kết quả. (Hình 2.3a) * Các ô m0 và m12chỉ có thể kết hợp với chỉ một ô khác, ta khoanh các tổ hợp này lại tạo thành nhóm 2 ô (Hình 2.3b). Các ô khác có thể kết hợp để trở thành nhóm 2 ô theo nhiều cách khác nhau tạm thời ta chưa đề cập đến. *Các ô m3,m5,và m15 có thể tham gia vào các nhóm 4 ô theo một cách duy nhất, ngoài ra ta cũng thấy rằng các nhóm 4 ô kết hợp như vậy không bao trùm hết các nhóm 2 ô nên ta khoanh vòng các nhóm 4 ô này lại (Hình 2.3c) * Sau cùng các ô đã được khoanh vùng (Hình 2.3d) . Ta có được kết quả : DA D BD CC BA C B AD C B AD)C,B,F(A, +++++= Hình 2.3a: Ô không thể kết hợp với bất cứ ô nào 49 Hình 2.3b: Một ô kết hợp với một ô khác thành bộ 2 ô Hình 2.3c: Một ô kết hợp với 3 ô khác thành bộ 4 ô Hình 2.3d: Các ô đã được kết hợp 50 CHƯƠNG 3 CÁC CỔNG LOGIC 3.1.KHÁI NIỆM CHUNG Các đại lượng nhị phân trong thực tế là những đại lượng Vật lý khác nhau (dòng điện, điện áp,áp suất...). Các đại lượng đó có thể thể hiện bằng hai trạng thái có ‘1’ hoặc không ’0’. Các cổng logic là các phần tử đóng vai trò chủ yếu để thực hiện các chức năng logic đơn giản nhất trong các sơ đồ logic nhằm thực hiện một hàm logic nào đó. Quan hệ logic cơ bản nhất có ba loại: AND, OR, NOT. Cổng logic gồm các phần tử có nhiều đầu vào và chỉ có một đầu ra. Đầu ra là tổ hợp của các đầu vào. Từ các cổng logic ta có thể kết hợp lại để tạo ra nhiều mạch logic thực hiện các hàm logic phức tạp hơn. 3.2 CÁC CỔNG LOGIC CƠ SỞ: 3.2.1. Cổng HOẶC (OR) Cổng HOẶC có 2 hoặc nhiều lối vào và chỉ có một lối ra. Lối ra ở mức 1 nếu có ít nhất một lối vào ở mức 1 (Lối ra có tín hiệu khi một lối vào có tín hiệu ).Ta có bảng chân lý sau: Ta viết Y = A + B và nói cổng HOẶC thực hiện phép cộng logic Ta có thể xem cổng HOẶC như một mạch điện mắc song song (Hình 3.1) Hình 3.1: Cổng hoặc dùng các chuyển mạch cơ khí Trong mạch điện ở hình 3.1, ta thấy chỉ cần một chuyển mạch A, B hoặc C đóng, đèn sẽ sáng ngay. Vào Ra A B Y 0 0 0 0 1 1 1 0 1 1 1 1 51 Cổng logic OR thực hiện quan hệ: một sự kiện sẽ xảy ra khi chỉ cần một điều kiện quyết định sự kiện đó được đáp ứng. 3.2.2.Cổng VÀ (AND) Cổng VÀ có 2 hoặc nhiều lối vào và chỉ có một lối ra. Lối ra chỉ ở mức 1 nếu tất cả lối vào đều ở mức 1 (Lối ra có tín hiệu khi tất cả lối vào đều có tín hiệu). Ta viết Y = AB và nói cổng VÀ thực hiện phép nhân logic Ta có thể xem cổng AND như một mạch điện mắc nối tiếp (Hình 3.2) Hình 3.2: Cổng AND dùng các chuyển mạch cơ khí Trong mạch điện ở hình 3.2 ta thấy khi tất cả các chuyển mạch A, B, C đều đóng, đèn mới sáng được. Cổng logic AND thực hiện quan hệ: một sự kiện sẽ xảy ra khi tất cả mọi điều kiện quyết định sự kiện đó được đáp ứng. 3.2.3.Cổng KHÔNG (NO) Còn gọi là cổng đảo. Cổng chỉ có một lối vào và một lối ra. Cổng KHÔNG thực hiện phép phủ định logic. Cổng KHÔNG còn gọi là cổng chặn. Vào Ra A B Y 0 0 0 0 1 0 1 0 0 1 1 1 Vào Ra A Y 0 1 1 0 52 3.3. CÁC CỔNG LOGIC GHÉP 3.3.1.Cổng KHÔNG VÀ (NAND) Cổng KHÔNG VÀ là cổng VÀ bị phủ định : 3.3.2.Cổng KHÔNG HOẶC ( NOR ) Cổng KHÔNG HOẶC là cổng HOẶC bị phủ định 3.4. CỔNG KHÁC DẤU 3.4.1 Cổng HOẶC loại trừ ( Exclusive OR ) Cổng hoặc loại trừ còn gọi là cổng cộng modul 2 hoặc là cộng không nhớ, gọi tắt là EXOR. Có biểu thức logic BA BA Y += hoặc BA ⊕ Ta có sơ đồ mạch nhưhình 3.3: Hình 3.3: Sơ đồ logic BABAY += Bảng trạng thái của BA BA Y += Vào Ra A B Y 0 0 1 0 1 1 1 0 1 1 1 0 Vào Ra A B Y 0 0 1 0 1 1 1 0 1 1 1 0 53 So sánh với cổng logic OR, ta thấy 3 trạng thái đầu là của cổng logic OR chỉ khác trạng thái thứ tư, ta gọi là cổng logic KHÔNG đồng trị hay là HOẶC loại trừ (Exclusive OR), có ký hiệu như hình 3.4. Hình 3.4: Ký hiệu cổng XOR Đầu ra của cổng XOR bằng 1 khi hai đầu vào khác trạng thái và bằng 0 khi cùng trạng thái. Nếu nhiều đầu vào thì đầu ra sẽ bằng 1 khi số bit 1 ở đầu vào là số lẻ và bằng 0 khi số bit 1 ở đầu vào là số chẵn 3.4.2 Cổng KHÔNG HOẶC loại trừ (Exclusive NOR ) Một cổng logic khác cũng thường được sử dụng đó là cổng Exclusive NOR (XNOR) còn gọi là cổng đồng dấu. Có biểu thức logic AB B A + hoặc B A ⊕ Mạch logic để thực hiện hàm logic trên (Hình 3.5) Hình 3.5: Sơ đồ logic ABBA + Bảng trạng thái của mạch trên : A B A B BA BA BABA + 0 0 1 1 0 0 0 0 1 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 0 0 0 0 A B A B AB BA BA BA + 0 0 1 1 0 1 1 0 1 1 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 54 Ta thấy bảng trạng thái trên là đảo của bảng trạng thái XOR, nên gọi là XOR đảo hoặc là XNOR. Cổng XNOR có ký hiệu như hình 3.6 Hình 3.6: Ký hiệu cổng XNOR Đầu ra của cổng XNOR bằng 1 khi hai đầu vào cùng trạng thái và bằng 0 khi khác trạng thái. Nếu nhiều đầu vào thì đầu ra sẽ bằng 1 khi số bit 0 ở đầu vào là số lẻ và bằng 0 khi số bit 0 ở đầu vào là số chẵn. Thí dụ: bảng trạng thái của một cổng XNOR 3 đầu vào: A B C Y 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0 Ta thường dùng các cổng XOR và XNOR trong các bộ so sánh, bộ cộng Trong các cổng trên, hai cổng NAND và NOR được dùng rất linh hoạt. Từ hai cổng này, ta có thể tạo ra các cổng logic cơ bản NO, AND, OR. a/ Dùng các cổng NAND (Hình 3.7) 55 Hình 3.7: Tạo các cổng logic từ cổng NAND b/ Dùng các cổng NOR (Hình 3.8) Hình 3.8: Tạo các cổng logic từ cổng NOR 3.5. CỔNG LOGIC 3 TRẠNG THÁI TS (THREE STATE) Cổng logic ba trạng thái là cổng logic mà đầu ra có thêm trạng thái thứ ba gọi là trạng thái treo ngoài hai trạng thái 1 và 0. Đầu ra Y có thể nằm ở một trong ba trạng thái sau: Trạng thái mức cao và mức thấp 1 hoặc 0. Trạng thái thứ ba là trạng thái treo hay còn gọi 56 là trạng thái tổng trở cao. Lúc đó đầu ra Y tách ra khỏi hệ thống. Hình 3.9 mô tả mạch logic 3 trạng thái: Hình 3.9: Mô tả mạch logic 3 trạng thái. Khi K1 đóng đầu ra có trạng thái 0, Khi K1, K2 đóng, đầu ra có trạng thái 1. Khi K1, K2 cùng tắt, mạch ở trạng thái thứ 3 tổng trở cao. Đầu ra Y tách khỏi mạch (dù thực tế nó vẫn nôi với mạch. CS (Chip Select) dùng để chọn chip. CS sẽ điều khiển mạch ở trạng thái thứ ba. Khi CS = 1 (hoặc 0 thì hai khóa đều mở, độc lập với tín hiệu vào A, B. Cổng logic 3 trạng thái được sử dụng khi ta cần ghép kênh các tín hiệu cần truyền luân lưu trên một dây dẫn AB (AB còn gọi là bus). Hình 3.10a: Trạng thái treo ở mức thấp Hình 3.10b: Trạng thái treo ở mức cao Ưu điểm nổi bật của các vi mạch logic ba trạng thái là ta có thể nối đầu ra của vi mạch lên cùng một kênh truyền chung. Điều này làm đơn giản rất nhiều cho việc tạo lập kênh truyền số liệu trong một hệ thống logic. Hình 3.11 cho ta một ví dụ về việc nối vi mạch logic trên một kênh truyền. Hình 3.11: Nối các vi mạch logic với một kênh truyền chung Nếu tín hiệu điều khiển C, C’, C’’ có thứ tự thời gian ở mức cao, thì các tín hiệu dữ liệu ở ba nhóm đầu vào sau khi đã thực hiện quan hệ logic sẽ đưa ra bus luân lưu theo thứ tự thời gian tương ứng. Để các cổng TS hoạt động bình thường thì ở một thời điểm bất kỳ chỉ cho phép một 57 cổng duy nhất ở trạng thái công tác. Nếu không sẽ xảy ra trường hợp một lúc có đến hai đầu ra của cổng cùng thông với bus, nếu hai cổng này có đầu ra khác trạng thái một ở muác cao, một ở mức thấp sẽ đưa đến hỏng cổng. 3.6 CÁC MẠCH LOGIC CƠ BẢN Trong kỹ thuật, các cổng logic được thực hiện bằng vật chất. Trước khi có kỹ thuật điện tử các cổng logic đươc thực hiện bằng mạch điện với các relay điện từ, các phương tiện cơ khí.Tiếp theo là các mạch bằng các linh kiện điện tử. Nhiều chức năng logic phức tạp đã được thực hiện theo nhiều dạng khác nhau, mỗi dạng gọi là một họ logic. Mỗi họ có một tính chất, vì vậy, tuy cùng một chức năng logic nhưng tham số các cổng hoàn toàn khác nhau. Ta có các họ logic cơ bản sau : 3.6.1. Họ DDL (Diode Diode Logic) Cổng Logic họ này được hình thành từ các diode Ta có sơ đồ nguyên lý cổng AND (Hình 3.12) và cổng OR (Hình 3.13) dùng diode sau: Hình 3.12 : Sơ đồ nguyên lý cổng AND Hình 3.13: Sơ đồ nguyên lý cổng OR Khi A, B và C đều ở mức thấp, diode phân cực thuận nên thông, có dòng điện chạy qua điện trở tải R, dòng điện này gây sụt áp trên điện trở R Điện áp tại đầu ra Y= 0. Khi có một đầu vào ở trạng thái cao, diode tương ứng bị phân cực ngược nên tắt nhưng do diode kia vẫn ở trạng thái thông nên ngõ ra vẫn ở mức 0. Khi cả ba đầu vào đều ở mức cao, cả ba diode đều bị phân cực ngược nên tắt, không có dòng điện chạy qua diode do đó không gây sụt áp trên điện trở R. Điện áp ngõ ra ở mức cao Y = 1. Phân tích tương tự cho mạch OR. Họ DDL có ưu điểm là đơn giản, dễ chế tạo các cổng logic nhiều đầu vào, tần số công tác cao, nhược điểm là hệ số ghép tải nhỏ, chống nhiễu kém. 3.6.2 Họ Logic DTL (Diode Transistor Logic) Hình 3.14 là sơ đồ nguyên lý mạch NAND họ DTL . 58 Hình 3.14: Sơ đồ nguyên lý mạch logic NAND họ DTL Khi cả 3 lối vào đều ở mức 0. Cả 3 diode đều dẫn vì cả 3 đều phân cực thuận. Điện thế tại điểm P sẽ thấp. D4 tắt do phân cực nghịch. Transistor Q không được định thiên nên tắt. Dòng cực thu Ic=0. Điện áp lối ra ở mức cao. Đầu ra ở trạng thái 1. Khi một lối vào nào đó ở mức 0. Diode tương ứng sẽ dẫn. Phân tích tương tự điện áp lối ra ở mức 1. Khi tất cả lối vào đều ở mức 1. Cả 3 diode đều tắt vì cả 3 đều phân cực nghịch, Điện thế tại điểm P xấp xỉ điện áp nguồn D4 được phân cực thuận nên thông. Transistor Q được định thiên, dòng Ib đủ lớn sẽ làm cho Q bão hòa Ic= Icmax Uc= 0. Điện áp lối ra ở mức thấp, nghĩa là ở ứng với trạng thái 0. Để tăng khả năng chịu tải cho lối ra, giảm được thời gian cắt dòng (tăng tốc độ tác động), người ta thay D4 bằng transistor (Hình 3.15) R1 là điện trở định thiên cho Transistor Q1 mắc theo kiểu C chung (mạch lập lại cực phát) Khi một hoặc tất cả các đầu vào đều ở trạng thái thấp (mức 0) thì diode ở đầu vào sẽ thông. Điện áp tại cực B của Q1 thấp, Q1 không được định thiên nên dòng cực thu = 0.đầu ra Y ở trạng thái cao Y=1. Hình 3.15: Sơ đồ nguyên lý mạch logic NAND họ DTL có tăng khả năng chịu tải Khi tất cả các lối vào đều ở mức cao (mức 1), cả 3 diode đều phân cực nghịch. Dòng điện chạy từ nguồn cung cấp qua R1 định thiên cho Q1 làm cho Q 2 thông bão hòa và đầu ra ở mức 0. 3.6.3. Họ logic RTL (Resistor Transistor Logic) a/ Cổng logic NO họ RTL: Để thực hiện mạch logic không NO ta có sơ đồ sau (Hình 3.16) 59 Hình 3.16 Sơ đồ nguyên lý cổng NO họ RTL Khi ở đầu vào (cực B) là 0 Tranistor không hoạt động, dòng Ic = 0 . Từ công thức Uc = Ucc - RcIc ta có : Uc = Ucc Đầu ra ở mức cao (1) Khi ở đầu vào là 1 Tranistor hoạt động, dòng Ic = Icmax. UC = 0. Đầu ra ở mức thấp (0) b/ Cổng logic NOR họ RTL: Cổng NOR họ RTL có sơ đồ nguyên lý như hình 3.17. Nếu một hoặc tất cả các lối vào ở mức 1. Transistor sẽ được định thiên. Dòng Ib đủ lớn làm cho Q bão hòa Ic=Icmax, Uc= 0. Điện áp lối ra ở mức thấp. Lối ra Y ở trạng thái 0. Nếu tất cả các lối vào đều ở mức 0. T1 không được định thiên. Dòng Ib= 0, T không hoạt động Ic= 0 điện áp Uc= Ucc. Lối ra Y ở trạng thái 1 . Hình 3.17: Sơ đồ nguyên lý cổng logic NOR họ RTL 3.6.4. Cổng logic họTTL (Transistor Transistor Logic) Hình 3.18 là sơ đồ nguyên lý họ TTL thông dụng thực hiện cổng NAND có tốc độ tác động tương đối chậm do hảng Texas Intrument chế tạo. 60 Hình 3.18: Sơ đồ nguyên lý mạch logic NAND họ RTL Q1 là loại Transistor có nhiều cực phát (có bao nhiêu lối vào có bấy nhiêu cực phát ), cực B của Q1 được định thiên bởi R1, lối ra là cực C được nối trực tiếp vào cực B của Q2.Q2 có tải vừa ở cực thu vừa ở cực phát, cực C của Q2 được nối trực tiếp vào cực B của Q3, cực E của Q2 được nối trực tiếp vào cực B của Q4. Như vậy, Q2 định thiên cho Q3 và Q4 hoạt động. Q4 là transistor ngõ ra. Tín hiêụ ra lấy ở cực thu của Q4. Transistor Q3 là transistor đệm, có mục đích thay thế điện trở tải Rc của Q4. Khi một hoặc tất cả lối vào đều ở trạng thái 0, Q1 thông. Điện áp ở cực C của Q1 thấp,Q2 không được định thiên, dòng cực thu Ic của nó bằng 0. Uc2 = Ucc , Q3 được định thiên nên thông. Điện áp ở cực E của Q2 thấp nên Q4 không được định thiên Q4 tắt Ic4 = 0. Điện áp lối ra bây giờ bằng điện áp cung cấp trừ đi sụt áp trên R3và trên điện trở Rce của tiếp giáp EC của Q3. Rce này rất bé do Q3 đang hoạt động ở chế độ bão hòa.Vì vậy, ngõ ra Y ở trạng thái 1. Khi tất cả các lối vào đều ở trạng thái 1.Tiếp giáp EB của Q1 phân cực ngược còn tiếp giáp BC phân cực thuận. Q1 làm việc ở chế độ nghịch đảo. Điện áp nguồn theo Rbc cung cấp thiên áp cho Q2. Dòng Ib đủ lớn làm cho Q2 bão hòa làm thông Q4. Dòng Ic4 cực đại do đó Uc4= 0. Lối ra Y ở trạng thái 0. Lúc này Q3 vẫn tắt vì Q3 không được cung cấp thiên áp. 3.6.5 Cổng logic họ ECL ( Emitter Coupled Logic ) Tất cả các phương pháp chế tạo trên ( RTL , DTL , TTL ... ) có một nhược điểm chung là tốc độ tác động không nhanh. Nhược điểm này xuất phát từ chổ các Transistor được điều khiển đến chế độ bão hòa nên làm tăng thời gian chậm trể. Để khắc phục nhược điểm này, người ta dùng một phương pháp chế tạo khác là công nghệ ECL. Hình 3.19 là sơ đồ nguyên lý một mạch logic lập lại cực phát ECL thực hiện cổng logic OR và NOR 61 Hình 3.19: Sơ đồ nguyên lý mạch logic NOR và OR họ ECL Khi tất cả lối vào đều ở trạng thái 0, tất cả các Transistor Q 1, Q 2, Q 3 đều tắt, điện áp ở cực thu của nó xấp xỉ Vcc. Các transistor này có cực C được nối với lối ra qua tầng lập lại cực phát (Q 6) nên ở lối ra Y1 cũng ở trạng thái 1. Các cực E của Q 1, Q 2, Q 3 được nối chung với cực E của Q 4, khi các lối vào ở trạng thái 0 thì điện áp ở cực E của Q 4 cũng ở mức thấp, Q 4 thông. Điện áp ở cực thu của Q 4 xấp xỉ không. Cực C của Q 4 qua tầng lập lại cực phát (Q 5) nên ở lối ra Y2 cũng ở trạng thái 0. Nếu một hoặc tất cả lối vào ở trạng thái, các transistor tương ứng sẽ thông. Điện áp ở cực thu của chúng xấp xỉ 0. Qua tầng lập lại cực phát (Q 6) nên lối ra Y1 cũng ở trạng thái 0. Tương tự, lối ra Y2 ở trạng thái 1. Trong các họ logic trên, họ logic TTL được sử dụng nhiều nhất do nó có nhiều ưu điểm: tốc độ đóng mở cao, điện áp ra đủ lớn, khả năng chống nhiễu lớn. Họ ECL có ưu điểm như của TTL nhưng tiêu thụ công suất lớn, mức điện áp ra thay đổi theo nhiệt độ. ECL được dùng nhiều trong SSI và MSI có tốc độ cao và siêu cao. 3.7. CỔNG LOGIC CÓ ĐẦU RA 3 TRẠNG THÁI TS (THREE STATE): Hình 3.20 là sơ đồ nguyên lý cổng NAND ba trạng thái Đầu ra Y của cổng NAND ba trạng thái có 3 trạng thái: cao, thấp, treo (trạng thái có trở kháng cao). Phần bên phải đường đứt nét của sơ đồ chính là cổng NAND có hai ngõ vào A và B. Phần bên trái cũng là một cổng NAND có một ngõ vào, đây chính là ngõ vào điều khiển C (ngõ vào điều khiển 3 mức logic ở ngõ ra) Khi đầu vào điều khiển C ở mức thấp (0), T4 đưa ra tín hiệu ở mức cao (1) cho Q 5. Mạch NAND bên phải với hai đầu vào A và B thực hiện quan hệ logic NAND bình thường. 62 Hình 3.20: Sơ đồ nguyên lý cổng NAND 3 trạng thái Khi đầu vào điều khiển C ở mức thấp (0), Q 4 đưa ra tín hiệu ở mức cao (1) cho Q 5. Mạch NAND bên phải với hai đầu vào A và B thực hiện quan hệ logic NAND bình thường. Khi đầu vào điều khiển C ở mức cao (1), Q 4 đưa tín hiệu ở mức thấp (0) cho NAND bên phải, làm cho Q 6 Q 7 Q 10 đều ngắt, làm cho đầu ra Y có trở kháng cao (trạng thái treo) 3.8.CÁC KHỐI CỔNG LOGIC THÔNG DỤNG Các mạch logic OR, AND, NO, NAND, NOR được gọi chung là các cổng logic.Trong hệ thống số, các cổng đó được sử dụng lập đi lập lại nhiều lần, do đó người ta sản xuất những mạch tích hợp logic chứa nhiều cổng, mà theo thói quen ta hay gọi là vi mạch logic. Đó là các vi mạch chứa một số cổng logic cơ bản trong một vỏ. Thông dụng nhất là loại 14 chân chia làm 2 hàng. Các vi mạch họ TTL được giới thiệu là họ 7400 và74LS00, loại CMOS thuộc họ 4000. Dùng phổ biến là loại SN7410 do Mỹ sản xuất gồm 3 cổng NAND, mỗi cổng có 3 lối vào, một lối ra tổng cộng có 12 chân, hai chân còn lại dùng cho nguồn cung cấp. Muốn biết thêm về chi tiết các vi mạch Logic, ta tham khảo sách số liệu (data book) hoặc sổ tay hướng dẫn (handbook). 3.8.1: Vi mạch logic loại TTL/LS: Các hình sau cho ta cấu trúc bên trong một vài vi mạch logic họ TTL/LS a/ 7400/74LS00 (Hình 3.21) Chứa bốn cổng NAND. Đây là một trong ngững khối cổng cơ sở để thiết kế các mạch số và rất dể sử dụng. Nguồn cung cấp Ucc = +5V 63 Hình 3.21: Cấu trúc bên trong của vi mạch logic 7400/ 74LS00 b/ 7408/74LS08 (Hình 3.22) Chứa bốn cổng AND. Không thông dụng. Nguồn cung cấp Ucc = +5V Hình 3.22: Cấu trúc bên trong của vi mạch logic 7400/ 74LS00 3.8.2: Vi mạch logic loại CMOS: a/ 4011: Chứa 4 cổng NAND. Được sử dụng rất rộng rãi trong thiết kế mạch số. Chức năng tương tự 7400/74SL00. Nguồn cung cấp Ucc = +3V ÷ 15V. Các chân không sử dụng cần phải nối vào chân 7 (ground) hoặc 14 (Ucc). (Hình 3.23) Hình 3.23: Cấu trúc bên trong của vi mạch logic 4011 b/ 4049: Chứa 6 cổng NO. Ngoài các ứng dụng đảo tín hiệu logic và phối ghép CMOS - TTL, nó thường được dùng trong các bộ dao động và phát xung. Nguồn cung cấp Ucc = +3V ÷ 15V. (Hình 3.23) Hình 3.23: Cấu trúc bên trong của vi mạch logic 4049 64 CHƯƠNG IV TRIGGER 4.1 KHÁI NIỆM CHUNG: 4.1.1.Mô tả Trigger và hoạt động Quá trình gia công và xử lý số liệu trong hệ thống số đòi hỏi ta phải nhớ tạm thời và nhớ lâu dài các thông tin. Trigger hay còn gọi là mạch lật (Flip-Flop) là một phần tử nhớ thông tin cơ bản nhất. Trigger là một phần tử logic có 2 trạng thái ổn định và có thể xem như là một ôtômat cơ bản trong lý thuyết ôtômat vì trên cơ sở trigger ta có thể tổng hợp nhiều loại ôtômat khác nhau. Trigger là một phần tử có nhiều đầu vào và hai đầu ra. Hai đầu ra có tính liên hợp nghĩa là đầu này là đảo của đầu kia và ngươc lại. Ta thường ký hiệu Q và Q , Q và Q chỉ có thể có hai trạng thái là 0 và 1 hay thấp (B) và cao (H). Các đầu vào điều khiển trạng thái logic của Q và hai đầu ra và được gọi tên tùy theo loại Trigger. Trạng thái của các đầu ra không những phụ thuộc ở các đầu vào mà còn phụ thuộc vào trạng thái quá khứ của nó. Nghĩa là trong một điều kiện logic như nhau của các đầu vào, đầu ra có thể chuyển trạng thái hoặc không tùy theo trước khi có kích thích nó đang ở trạng thái nào. Về thông tin, Trigger chỉ làm nhiệm vụ nhớ thông tin chứ không làm biến đổi thông tin. Mỗi trigger chỉ nhớ một bit thông tin. Trạng thái của trigger xác định ở đầu ra của nó và thường chú ý ở đầu ra Q. Trigger còn gọi là mạch lật Flip Flop 4.1.2.Hoạt động của Trigger Trigger có ký hiệu tổng quát như hình 4.1 Hình 4.1: Ký hiệu của một Trigger Về cấu tạo chi tiết các loại Trigger có thể khác nhau, nhưng mỗi Trigger vẫn có thể được coi như gồm hai phần chính: * Phần cơ bản của Trigger. * Phần điều khiển. Lối vào chính Lối vào phụ Lối vào chính Q Q Trigger 65 a/Phần cơ bản của Trigger Phần cơ bản của một Trigger gồm hai mạch điện tử giống nhau. Mỗi mạch có một hoặc nhiều đầu vào và một đầu ra (Hình 4.2) với sự quan hệ về mức độ điện thế giữa đầu vào và đầu ra như hình 4.3 Hình 4.2: Phần cơ bản của một Trigger Hình 4.3: Quan hệ điện áp đầu vào và đầu ra Mỗi mạch như trên có đặt tính của hàm NOT (hay hiệu ứng của hàm NOT chứ không nhất thiết phải là mạch NOT). Nó được nối với nhau theo kiểu: đầu ra 1 được đấu vào đầu vào 2 và ngược lại, việc nối như vậy tạo thành vòng hồi tiếp. Giả sử đầu ra của mạch 1 ở trạng thái cao (Q =1), như vậy đầu vào của mạch 2 cũng ở trạng thái cao, đầu ra của mạch 2 phải ở trạng thái thấp (Q = 0). Trạng thái này thỏa mãn một cách chính xác trạng thái đầu vào của mạch 1 là trạng thái thấp. Cả hai đầu vào đều thỏa mãn, mạch ở trạng thái ổn định (hay còn gọi là trạng thái bền vững). Tương tự ta thấy trạng thái Q = 0 (đầu ra của mạch 1 ở trạng thái thấp) cũng là một trạng thái ổn định với Q = 1. Tóm lại, một Trigger cơ bản có hai trạng thái ổn định. Nếu ta không có gì thay đổi ở mạch thì nó có thể ở một trạng thái ổn định và sẽ giữ mãi như thế. Thực tế việc này không có lợi vì ta không biết trước được khi cung cấp nguồn thì mạch đang ở trạng thái nào (Q = 0 hay Q = 1). Để chủ động, ta cần kiểm soát được trạng thái của mạch và làm mạch thay đổi theo ý muốn, muốn được như vậy cần phải có thêm phần điều khiển. b/ Phần điều khiển Phần điều khiển Trigger có hai loại chính: Điều khiển trực tiếp và điều khiển đồng bộ (Hình 4.4). Các đầu vào điều khiển trực tiếp thường được đưa vào trực tiếp hai mạch thành phần của Trigger, chúng dùng để xác định trực tiếp trạng thái của Q hoặc buộc Q phải ở một trong hai trạng thái 1 hoặc 0. Khi một hoặc các đầu vào điều khiển trực tiếp đang hoạt động thì Q không tuân theo trạng thái của các đầu vào đồng bộ. Các đầu vào này thường dùng để xác định trước trạng thái của Q. Các đầu vào đồng bộ điều khiển Trigger cơ bản qua trung gian của một mạch điều khiển đồng bộ, dưới sự kiểm soát của một xung nhịp được đưa vào theo một đầu vào riêng. Các đầu ra Q và Q chịu sự điều khiển của trạng thái logic của các đầu vào này khi có xung nhịp (vì vậy mà có tên đồng bộ). U cao Vào 1 Vào 2 Ra 1 Q Ra 2 Q U thấp U vào 66 Hình 4.4: Sơ đồ khối của một Trigger Khi không có xung nhịp, các đầu vào có thể thay đổi trạng thái mà không ảnh hưởng đến Q và Q . Các đầu vào điều khiển đồng bộ thường có tên khác nhau và đây cũng chính là tên của Trigger. Mạch điều khiển đồng bộ có thể nhận các tín hiệu từ Q và Q đưa trở về. 4.1.3.Phân loại trigger Trigger thường được phân loại theo đặc tính của các đầu vào. Những đặc tính này được ghi trong bảng chân lý, hay bảng mức độ điện thế (thấp - cao), cho thấy các trạng thái khác nhau của Q theo các trạng thái đầu vào. Ta có các loại Trigger như hình 4.5. Hình 4.5: Phân loại Triger Dựa vào phương thức hoạt động: Trigger được chia làm hai loại là đồng bộ và không đồng bộ. Dựa vào chức năng: Trigger được phân thành RSFF, JKFF, TFF, DFF. Các loại này khi hoạt động đồng bộ lại được chia thành loại chủ và tớ (Master - Slave). Đầu vào điều khiển trực tiếp Đầu vào điều khiển đồng bộ Đầu vào xung nhịp Đầu vào điều khiển trực tiếp Mạch điều khiển đồng bộ Q Q 67 Có nhiều loại trigger khác nhau, trong giáo trình này ta đề cập đến một số trigger thông dụng. 4.3. TRIGGER RS (RSFF SET - RESET FLIP FLOP ) 4.3.1. RSFF điều khiển trực tiếp: a/ Ký hiệu Hình 4.6: Ký hiệu RSFF điều khiển trực tiếp Trigger RS là loại ôtômat có hai trạng thái, Có hai đầu vào mở (set) và đóng (reset), hai đâù ra bù trừ cho nhau Q và Q . Ngoài ra SRFF cũng có một đầu vào đồng bộ C (đầu vào chuẩn hóa theo thời gian) để đồng bộ các hoat động giữa các đầu vào và đầu ra cũng như đồng bộ toàn hệ thống. RSFF có ký hiệu như hình 4.6 b/ Sơ đồ logic: RSFF được cấu tạo gồm hai cổng NAND (hình 4.7), hoặc NOR, trong đó lối ra của cổng thứ nhất được nối vào lối vào của cổng thứ hai và ngươc lại. Hai lối vào còn lại của hai cổng được để trống Hình 4.7: Sơ đồ logic của RSFF Trong họ TTL nếu để lơ lửng một lối vào nào đó thì lối vào đó đương nhiên ở mức 1. Muốn cho lối vào nào đó ở mức 0 ta nối nó với đất. Giả sử ta nối S với đất, ta có: * Cổng N1 có một lối vào ở mức 0 (đâù vào S), lối ra sẽ là 1. Ta có Q = 1. * Cổng N2 có cả hai lối vào đều ở mức 1 vậy lối ra ở mức 0. Ta có Q = 0 Ta có : Q = 1 , Q = 0 (4.1) Ngoài ra lối ra Q lại đưa ngược trở lại đầu vào của N1. Cổng N1 có một lối vào bằng 0 nên lối ra luôn luôn bằng 1. Q = 1 ngay cả khi S không còn nối đất nữa. 68 Tương tư, nếu R nối đất thì Q = 0 , Q = 1 (4.2) Các trạng thái (4.1) và (4.2) vẫn giữ nguyên dù ta không còn nối đất S và R (nghĩa là khi một xung tạo nên một trạng thái thì trạng thái đó vẫn duy trì ổn định sau khi xung đã hết và đó là đặc tính của nhớ). 4.3.2. RSFF điều khiển đồng bộ: RSFF có khuyết điểm là điều khiển trực tiếp. Khi muốn cho các trạng thái của trigger thay đổi đồng bộ với các xung nhịp, ta dùng loại RSFF điều khiển đồng bộ. a/ Ký hiệu RSFF điều khiển đồng bộ có ký hiệu như hình 4.8. CK là nơi nhận xung đồng bộ, đây là một chuỗi xung vuông, rất đều nên còn gọi là xung đồng hồ (clock pulse), dùng để đồng bộ hoạt động của các Trigger. Hình 4.8: Ký hiệu RSFF đồng bộ. b/ Sơ đồ logic: Để có thể điều khiển đồng bộ, ta đưa thêm hai cổng N3 và N4. Xung nhịp CK được đưa đồng thời vào N3và N4 (Hình 4.9) Hình 4.9: Sơ đồ logic của RSFF được điều khiển bởi xung nhịp Ck Từ sơ đồ nguyên lý trên và từ tính chất của cổng NAND ta có: Khi xung nhịp Ck = 0 (không có xung nhịp đến): Lối ra của N3 và N4 luôn luôn ở mức 1, bất kỳ R,S có giá trị nào. Nếu Q = 1 thì nó giữ nguyên là 1 Nếu Q = 0 thì nó giữ nguyên là 0 Nghĩa là trigger không thay đổi trạng thái khi không có xung nhịp đến. 69 Khi xung nhịp Ck = 1 ( có xung nhịp đến ): S = 0, R = 0: Các lối ra của N3 và N4 đều là 1. Lý luận tương tự như trên ta thấy các trạng thái của các triger vẫn không đổi. Nghĩa là: Qn = Qn+1 Khi S = R = 0 S = 0, R = 1: Lối ra của N3 là 1 lối ra của N4 là 0 vì vậy lối ra của N1 là 0 (Q = 0) còn lối ra của N2 là 1 ( Q = 1). RSFF chuyển đến trạng thái tắt. Nghĩa là: Q = 0 và Q = 1 Khi S = 0 , R =1 S = 1, R = 0: Lối ra của N3 là 0, lối ra của N4 là 1 vì vậy lối ra của N1 là 1 (Q =1) còn lối ra của N2 là 0 ( Q = 0). RSFF chuyển đến trạng thái mở. Nghĩa là: Q = 1 và Q = 0 Khi S =1 , R = 0 S =1, R =1: Lối ra của N3 là 0, lối ra của N4 cũng là 0 vì vậy lối ra của N1 là 1 (Q =1) và lối ra của N2 cũng là 1 ( Q =1). Điều này không phù hợp về mặt logic vì hai lối ra Q và Q phải ngược trạng thái nhau. Tùy theo lối vào nào tăng từ 0 lên 1 nhanh hơn và tùy theo tính chất không đối xứng của mạch mà ta có một trong hai trạng thái sau: Hoặc là Q = 1 , Q = 0 Hoặc là Q = 0 , Q = 1 Nghĩa là khi S = R = 1 thì RSFF dẩn đến trạng thái không rõ ràng, cần phải tránh. Cặp SR = (11) bị cấm, không sử dụng. Ta có bảng trạng thái của RSFF như bảng 4.1 : Bảng 4.1: Bảng trạng thái của Trigger RS S R Qn+1 Trạng thái tiếp theo 0 0 Qn RSFF giữ nguyên trạng thái cũ 1 0 1 RSFF chuyển đến trạng thái mở 0 1 0 RSFF chuyển đến trạng thái tắt 1 1 ? RSFF lập lờ, không xác định 4.3.3: Phương trình đặc trưng của RSFF: Bảng trạng thái đầy đủ của RSFF được trình bày ở bảng 4.2: Bảng 4.2: Bảng trạng thái đầy đủ của RSFF Qn R S Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 X 70 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 X Ta tối thiểu hóa hàm trạng thái bằng bảng Karnaugh của RSFF Từ bảng Karnaugh ta được: nnnn1n SQRQSRQSRQS RQ +++=+ SRQRQ n1n +=+ SQRQ n1n +=+ Đây chính là phương trình đặc trưng của RSFF 4.4. TRIGGER JK (JUMP KEEP FLIP FLOP) Để khắc phục trường hợp S = R = 1 của Trigger RS người ta chế tạo loại JKFF, JKFFlà loại Trigger vạn năng có nhiều ứng dụng nhất trong điện tử số. JKFF có ký hiệu như hình 4.10 4.4.1 Ký hiệu: Hình 4.10: Ký hiệu của JKFF Ngoài các đầu vào như RSFF, JKFF còn có thêm hai đầu vào đặc biệt • Pr ( Preset ) : Đặt trước trạng thái 1 cho JKFF • Cl ( Clear ) : Xóa cho đầu ra Q của JKFF về 0 4.4.2 Sơ đồ logic: JKFF có sơ đồ logic như hình 4.11 71 Hình 4.11: Sơ đồ logic của JKFF được điều khiển bởi xung nhịp Ck Sơ đồ nguyên lý của JKFF phức tạp hơn RSFF, nhưng chúng có ưu điểm là khi cả hai đầu vào đều có tín hiệu ( J = K = 1 ) thì trạng thái tiếp theo là nghịch đảo của trạng thái cũ. Bảng 4.3: Bảng trạng thái của Trigger JK J K Qn+1 Trạng thái tiếp theo 0 0 Qn JKFF giữ nguyên trạng thái cũ 1 0 1 JKFF chuyển đến trạng thái mở 0 1 0 JKFF chuyển đến trạng thái tắt 1 1 nQ Nghịch đảo trạng thái cũ Như thế 3 trạng thái đầu của JKFFgiống như SRFF nhưng trạng thái thứ tư (trạng thái không rõ ràng của RSFF ) sẽ là: Khi J=1 , K=1 thì Qn+1 = nQ . Nghĩa là với một tuần tự xung nhịp vào thì đầu ra sẽ chuyển lần lược (1,0,1,0...).Khái niệm luân phiên nhau các trạng thái đối lập được gọi là sự bập bềnh (basculement) và có khi còn gọi là đóng mở (on-off). Bằng cách chưng minh tương tự như RSFF, ta có phương trình đặc trưng của JKFF: QJ QJQ 1n +=+ 4.4.3.Tác dụng của các đầu vào đặc biệt: a/Đầu vào chỉnh trước (preset): Chỉnh trước một Trigger nghĩa là làm cho trạng thái của đầu ra Q = 1 khi không có xung nhịp đến. Khi Pr = 0 (nối Pr xuống đất); Cl = 1; Ck = 0 thì Triger được đặt trước trạng thái 1 (Q = 1) . b/Đầu vào xóa (clear): Xóa một Triger nghĩa là làm cho trạng thái của đầu ra Q = 0 khi không có xung nhịp đến. Khi Cl = 0 ; Pr = 1 ; Ck= 0 thì Triger có trạng thái 0. Chú ý rằng các lối vào Cl và Pr là những lối vào không đồìng bộ, nghĩa là nó không cần đồng bộ với các xung nhịp, các xung nhịp có thể được đưa vào bất kỳ lúc nào sau khi trạng thái của Triger đã được đặt trước một cách không đồng bộ (nhờ các lối vào Pr và Cl). Các lốí vào 72 không đồng bộ này phải được đưa về các trạng thái Pr = 1, Cl = 1 trước khi các xung nhịp đến để cho Triger có thể làm việc với các xung nhịp này. Bảng 4.3 cho ta các điều kiện cần thiết cho phép Triger làm việc đồng bộ với các xung nhịp (dòng 1) và để xóa (dòng 2) hoặc đặt trước (dòng 3). Bảng 4.3: Điều kiện hoạt động của Cl và Pr C Cl Pr Q Cho phép Xóa Đặt trước 1 0 0 1 0 1 1 1 0 1 4.5.TRIGGER D (DELAY FLIP FLOP ) 4.5.1. Ký hiệu: Trigger D là loại FF chỉ có một đầu vào điều khiển. được dùng nhiều trong việc lưu trữ trong các mạch số. Có ký hiệu như hình 4.12a,b Hình 4.12a: DFF đồng bộ Hình 4.12b: DFF không đồng bộ Nó có phương trình đặc trưng là: DQ 1n =+ (4.1) Bảng trạng thái: D Qn+1 0 0 1 1 D = 0 thì Qn+1 = 0 D = 1 thì Qn+1 = 1 Như vậy, với Trigger D thì trạng thái ở lối ra sau khi có xung nhịp đến giống trạng thái ở lối vào trước khi có xung nhịp đến. Nghĩa là tín hiệu đầu ra bị trể so với tín hiệu đầu vào một khoảng thời gian nào đó. Trigger D được sử dụng làm đơn vị trể, hoặc gọi là mạch chốt. 4.5.2. Sơ đồ logic: DFF có sơ đồ nguyên lý như hình 4.13 Hình 4.13: Sơ đồ logic của DFF được điều khiển bởi xung nhịp Ck 73 4.5.3.Tạo DFF từ JKFF: Ta có thể dùng JKFF để tạo ra một DFF: Phương trình đặc trưng của JKFF: Qn+1 = nn QJ QJ + (4.2) Chuyển 4.1 sạng dạng 4.2: Qn+1 = D = D ( nQ + Qn) = D nQ + DQn (4.3) So sánh 4.3 và 4.1 ta có: D = J K = D Từ đó ta có sơ đồ của DFF được thiết kế từ JKFF như hình 4.14 Hình 4.14: Tạo DFF từ JKFF Nếu ta thêm vào JKFF một mạch đảo như hình vẽ. Sao cho K là nghịch đảo của J thì ta có Triger D : 4.6.TRIGGER T (TOGGLE) 4.6.1. Ký hiệu: Trigger T có 2 đầu ra Q và nQ , một đầu vào T. TFF có chức năng duy trì và chuyển đổi trạng thái tuỳ thuộc tín hiệu đầu vào T. Có ký hiệu như hình 4.15 Hình 4.15: Ký hiệu TFF Nó có phương trình đặc trưng của TFF là: nn1n QTQTQ +=+ (4.4) Khi T = 0 thì Qn+1 = Qn (giữ nguyên trạng thái cũ) Khi T = 1 thì Qn+1 = nQ (nghịch đảo trạng thái cũ) 74 Bảng trạng thái: T Qn Qn+1 0 0 0 0 1 1 1 0 1 1 1 0 Nghĩa là: Tn 1nQ + 1 nQ 0 Qn Từ bảng trạng thái ta thấy Trigger T thay đổi trạng thái mỗi khi có xung nhịp đến. Như vậy với kích thích liên tục ở đầu vào thì đầu ra cũng thay đổi trạng thái liên tục. 4.6.2. Tạo TFF từ JKFF: Phương trình đặc trưng của JKFF: Qn+1 = nn QJ QJ + (4.2) So sánh 4.2 và 4.4 ta có: J = T K = T Từ đó ta có sơ đồ của TFF được thiết kế từ JKFF như hình 4.16 Hình 4.16: Tạo TFF từ JKFF Từ hình 4.16 ta thấy JKFF có thể biến đổi thành TFF bằng cách cho J = K = 1. Nghĩa là ta nốí 2 đầu J và K lại làm một và gọi là đầu vào T. 4.7: TRIGGER CHỦ - TỚ (MASTER – SLAVE) 4.7.1: Khái niệm: Trigger chủ - tớ là Trigger có hai phần là hai Trigger, có hai khối điều khiển riêng nhưng lại có quan hệ với nhau. Một Trigger được gọi là chủ (master), một Trigger là tớ (slaver) (Hình 4.17) 75 Hình 4.17: Sơ đồ khối một Trigger MS Trigger chủ thực hiện chức năng logic cơ bản của hệ Trigger tớ nhớ trạng thái của hệ sau khi thực hiện xong việc ghi thông tin. Đầu ra của hệ là đầu ra của Trigger tớ. Mỗi trigger được điều khiển bằng một xung nhịp khác trạng thái, nghĩa là nếu Ck chủ = 0 thì Ck tớ bằng 1. Dưới sự điều khiển của xung nhịp, việc ghi thông tin vào trigger MS được thực hiện qua 4 bước sau: Bước 1: Cách ly chủ tớ. Bước 2: Ghi thông tin vào chủ Bước 3: Cách ly giữa đầu vào và chủ Bước 4: Chuyển thông tin từ trigger chủ sang trigger tớ. Xung nhịp được đưa vào trigger chủ CkM = 1 nên thông tin được đưa vào trigger chủ. Đầu vào đồng bộ của trigger tớ do tác động của cổng đảo nên không nhận xung đồng bộ CkS = 0, trigger chủ và trigger tớ bị cách ly. Sau khi kết thúc xung đồng bộ CkM = 0 làm cách ly giữa đầu vào và trigger chủ. Do tác động của cổng đảo CkS = 1, trigger tớ mở chuyển thông tin từ trigger chủ sang trigger tớ. Để tránh loạn nhịp, quá trình ghi thông tin cần phải duy trì xung nhịp một cách chính xác. 4.7.2. RSFF chủ tớ: RSFF có sơ đồ logic như hình 4.18 Hình 4.18: Sơ đồ logic của Trigger RSFF chủ tớ RSFF chủ tớ gồm hai trigger mắc nối tiếp sử dụng chung một xung nhịp, nhưng trước khi đưa vào trigger tớ xung nhịp phải qua cổng đảo, nhờ vậy xung nhịp cung cấp cho hai trigger luôn luôn ngược dấu nhau. 76 Khi chưa có xung nhịp CkM = 0: Trigger chủ ngắt, trigger tớ có CkS = 1 nên hoạt động, nhận thông tin từ trigger chủ, cách ly tớ với đầu vào. Khi có xung nhịp CkM = 1: Trigger chủ nhận thông tin vào, CkS = 0 trigger tớ bị ngắt, đầu ra Q và Q r duy trì trạng thái cũ. n m 1n m QRSQ +=+ RS = 0 Khi CkM đột biến xuống 0, trigger chủ ngắt, CkS lên 1, trigger tớ tiếp nhận thông tin đã được trigger chủ ghi nhớ trước đó, trigger tớ chuyển trạng thái. QRSQ 1n +=+ RS = 0