Bài giảng Thiết kế số - Bài 6: Giới thiệu về mạch số. Sử dụng CAD và VHDL - Hoàng Mạnh Thắng

Các toán tử Boolean trong VHDL Các toán tử AND, OR, NOT, XOR, XNOR, NAND, NOR Phép gán là “<=“ với biến đầu ra được đặt bên trái Trong VHDL, biểu thức logic được gọi là simple assignment expression Bài tập: viết đoạn mã VHDL Viết đoạn mã VHDL (entity và architecture) để thực hiện mạch cộng, lấy tên entity là Add và tên architecture là AddFunc Viết đọan mã cho mạch tìm số đông với tên entity là Majority và tên architecture là Majorityfunc

15 trang | Chia sẻ: hachi492 | Ngày: 06/01/2022 | Lượt xem: 471 | Lượt tải: 0

Bạn đang xem nội dung tài liệu Bài giảng Thiết kế số - Bài 6: Giới thiệu về mạch số. Sử dụng CAD và VHDL - Hoàng Mạnh Thắng, để tải tài liệu về máy bạn click vào nút DOWNLOAD ở trên

Thiết kế số Giới thiệu về mạch số: Sử dụng CAD và VHDL Người trình bày: T iến sỹ Hoàng Mạnh Thắng TexPoint fonts used in EMF: A A A A A Giới thiệu công cụ CAD Một hệ thống CAD thường kèm theo các công cụ sau: Đưa thiết kế vào (design entry) Tổng hợp và tối ưu hóa Mô phỏng Thiết kế lớp vật lý Chương 2 2 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Đưa thiết kế vào Là quá trình đưa biểu diễn mạc h điện trong hệ thống CAD Thường có 3 phương pháp đưa vào: Dùng bảng chân lý: dưới dạng text hoặc vẽ dạng sóng biểu diễn đầu vào và đầu ra mong muốn Vẽ mạch điện logic Dùng ngôn ngữ mô tả phần cứng như VHDL, Verilog Chương 2 3 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Đưa thiết kế vào:dùng bảng chân lý Thường dùng phần biên dịch để đưa vào sơ đ ồ thời gian mô tả hàm mong muốn cho mạch logic Hệ thống CAD chuyển đổi sơ đồ thời gian này thành các cổng logic tương đương Không phù hợp cho mạch lớn, nhưng có thể dùng cho phần mạch chức năng nhỏ Chương 2 4 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Đưa thiết kế vào:vẽ mạch (schematic capture) Đây là cách thông thường khi dùng CAD Schematic : là sơ đồ mạch dùng các phần tử mạch (cổng logic) dưới dạng đồ họa. Chúng được nối với nhau bằng các đường dây Công cụ cung cấp một tập hợp các ký hiệu biểu diễn các loại cổng với các đầu vào ra khác nhau. Hay gọi là thư viện Các mạch thiết kế trong các phần trước có thể được biểu diễn dưới dạng đồ họa và được dùng trong các mạch lớn. Được xem như thiết kế phân cấp ( hierarchical design ) dùng trong các thiết kế lớn và phức tạp Chương 2 5 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Đưa thiết kế vào:vẽ mạch (schematic capture) Chương 2 6 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Đưa thiết kế vào:Ngôn ngữ mô tả phần cứng (Hardware Description Language- HDL) HDL tương tự chương trình máy tính ngoại trừ nó được dùng để mô tả phần cứng Các loại HDL thông dụng: VHLD (VHSIC Hardware Description Language) Verilog Các ngôn ngữ khác (các nhà cung cấp) VHDL và Verilog được chuẩn hóa  dùng thuận tiện trong các CAD tools và các loại chip khác nhau Chương 2 7 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng T ổng hợp mạch (synthesis) Công cụ tổng hợp mach của CAD thực hiện việc tạo ra mạch logic từ các mô tả trạng thái của chức năng mong muốn Chuyển đổi từ VDHL sang mạch logic là một phần của chức năng tổng hợp mạch Công cụ của CAD ko những tổng hợp mạch mà còn có thể tối ưu mạch logic: Tối ưu theo kích thước và/hoặc tốc độ (logic optimization) Cuối cùng chuyển mạch logic thành các phần tử transitor ứng với công nghệ nào đó (CMOS..) và quá trình layout được thực hiện. Chương 2 8 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Mô phỏng Cho thấy hoạt động của mạch s o với yêu cầu (verify) Người dùng đưa đầu vào và CAD sẽ tạo ra đầu ra, thường dưới dạng biểu thời gian. Nó được so sánh với đầu ra theo yêu cầu thiết kế. Trong mô phỏng, các tín hiệu lan truyền trong mạch với thời gian trễ không đáng kể. Cần mô phỏng liên quan đến thời gian trễ (timing simulator) Chương 2 9 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Giới thiệu về VHDL Người thiết kế mô tả mạch logic dưới dạng mã của VHDL Chươn g trình dịch của VHDL thực hiện chuyển mô tả đó thành mạch logic Biểu diễn tín hiệu số trong VHDL: Tín hiệu số được mô tả ở dạng đối tượng dữ liệu (data object) VHDL có kiểu dữ liệu BIT, với 2 giá trị 0 và 1 Chương 2 10 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Viết một đoạn mã VHDL đơn giản Việc đầu tiên là khai báo tín hiêu vào và ra Được thực hiện bằng khai báo ENTITY Chương 2 11 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Tên của ENTITY Chỉ ra tín hiệu vào và ra (PORT) Chế độ vào và/hoặc ra Kiểu của tín hiệu Tên của phần tử Mode của cổng Kiểu dữ liệu Tên các cổng Viết một đoạn mã VHDL đơn giản (cont.) Entity ch ỉ ra tín hiệu vào và ra mà ko chỉ ra chức năng của mạch. Chức năng của mạch được chỉ ra bởi định nghĩa ARCHITECTURE Tên của architecture Hàm của entity này Mô tả hàm chức năng Chương 2 12 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Hoàn thành đoạn mã VHDL Tên của architecture Hàm của entity này Mô tả hàm chức năng Chương 2 13 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Các toán tử Boolean trong VHDL Các toán tử AND, OR, NOT, XOR, XNOR, NAND, NOR Phép gán là “<=“ với biến đầu ra được đặt bên trái Trong VHDL, biểu thức logic được gọi là simple assignment expression Chương 2 14 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng Bài tập: viết đoạn mã VHDL Viết đoạn mã VHDL (entity và architecture) để thực hiện mạch cộng, lấy tên entity là Add và tên architecture là AddFunc Viết đọan mã cho mạch tìm số đông với tên entity là Majority và tên architecture là Majorityfunc Chương 2 15 Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng

Các file đính kèm theo tài liệu này:

bai_giang_thiet_ke_so_bai_6_gioi_thieu_ve_mach_so_su_dung_ca.ppt