Đề tài Ứng dụng vi mạch số lập trình

gồm mang lại những kết quả tốt và kiểm tra dễ dàng hơn. Đồng thời khách hàng cũng được lợi hơn bởi không phải quan tâm đến lập trình và kiểm tra các chi tiết. Điều này đã mang lại sự cải tiến về phương pháp chế tạo PAL, và được sự chấp nhận của thị trường. Vào năm 1978, MMI đã xuất bản sách hướng dẫn PAL đầu tiên. Đó là một bước khởi đầu để PAL mở rộng thế giới của những người thiết kế mạch logic. Ngoài ra trong sách hướng dẫn còn trình bày danh sách chương trình gốc của ngôn ngữ lập trình FORTRAN cho PALASM (PAL Assembler) đó là phần mềm dành cho việc thiết kế mạch logic PAL. PALASM có thể biên soạn, định nghĩa logic cho một khuôn thức. Ngoài ra PALASM cũng có khả năng mô phỏng sự vận hành trên phương trình mạch logic theo nguyên tắc PAL. Trong việc liên kết với những nhà thiết kế để định rõ những “vector kiểm tra”, PALASM có thể là một sự thật phù hợp. Tất cả những đặc điểm của PAL bao gồm việc khắc phục những khuyết điểm của PLA kết hợp với việc thúc đẩy sử dụng PAL đã mang đến kết quả tốt đẹp. PAL đã nhanh chóng vượt qua họ vi mạch IFL của công ty Signetics và được phổ biến trên thị trường, thuật ngữ PAL đã trở nên đồng nghĩa với PLD. Trong lúc ấy, công ty Signetics tiếp tục phát triển họ IFL, và vào năm 1977 Signetics giới thiệu họ vi mạch FPGA (Field Programmable Gate Array) 82S103, vào năm 1979 là họ FPLS (Field Programmable Logic Sequencer). Họ FPGA có cấu tạo một mảng AND ở mức đơn với ngỏ vào lập trình được và cực tính ngõ ra cũng vậy cho phép thực hiện các hàm logic cơ bản (AND, OR, NAND, NOR, INVERT), cấu trúc của họ FPLS có chức các FlipFlop để thực hiện các trạng thái của hàm tuần tự. Đồng thời Signetics cũng giới thiệu AMAZE (Automated Map and Zap Equations) là chương trình biên dịch để hổ trợ cho những vi mạch của họ. Tương tự, những công ty chế tạo PLD khác đã lần lược giới thiệu những phần mềm hỗ trợ của họ. Cả 2 công ty Signetics và MMI tiếp tục giới thiệu những PLD mới để đáp ứng tính đa dạng theo các yêu cầu thiết kế. Vào giữa năm 1980, mạch logic lập trình đã được thừa nhận cùng với sự phát triển tính đa dạng của IFL và PAL đã có nhiều giá trị cho những người thiết kế. Mặc dù sự khởi đầu thành công của PLD, tuy nhiên chỉ một số ít các nhà thiết kế quen với việc dùng PLD, một số trường đại học đã đưa vi mạch logic lập trình vào những khóa học thiết kế của họ. Tuy thế, kĩ thuật logic lập trình tiếp tục cải tiến và những vi mạch phát triển ở giai đoạn thứ hai được giới thiệu vào năm 1983. Công ty Advance Micro Devices ( AMD) đã giới thiệu PAL22V10 với những đặc điểm đặc biệt là sự linh động của những cổng PLD ở 10 ngỏ vào. Mỗi cổng PLD có khả năng tổ hợp hoặc với thanh ghi ở ngỏ ra hoặc một ngỏ vào. Cổng đệm ngõ ra ba trạng thái được điều khiển bởi một tích số riêng cho phép vận hành hai chiều. Tất cả thanh ghi đều được reset tự động trong quá trình tắt hay mở và mỗi thanh ghi có khả năng “đặt trước”, đó là đặc điểm đặc biệt cho việc kiểm tra sau này. Với những vi mạch mới, được giới thiệu thường xuyên trên thị trường đã dẫn đến việc cần thiết phải có một phần mềm hỗ trợ trong quá trình sử dụng PLD để đạt hiệu quả cao. Bob Osann đã nhận thấy được sự cần thiết của một chương trình biên dịch PLD vạn năng dùng cho tất cả PLD của những công ty chế tạo khác nhau. Vào tháng 9/1983, Công ty Assisted Technology đã đưa ra phiên bản 1.01a của chương trình biên dịch PLD có tên là CUPL( Universal Compiler for Programmable). Chương trình này hỗ trợ cho 29 loại vi mạch, sự ra đời của CUPL đã gây được sự chú ý của nhiều công ty chế tạo. Công ty Data I/O, nhà chế tạo các vi mạch lập trình lớn nhất trên thế giới (EPROM, PROM, PLD), đã quyết định phát triển phần mềm hỗ trợ cho riêng họ. Năm 1984, Data I/O giới thiệu ABEL (Advanced Boolean Expression Language), đó là chương trình biên dịch PLD có đặc điểm tương tự như CUPL nhưng nó được đầu tư tiếp thị nên được các nhà thiết kế chấp nhận. Vì vậy, ABEL đã sớm theo kịp CUPL trên thị trường. Sự ra đời của chương trình biên dịch vạn năng cho PLD đã thúc đẩy nền công nghiệp thiết kế số sẵn sàng cho việc áp dụng PLD cho những thiết kế mới. Những chương trình biên dịch vạn năng này đã được cải tiến hơn so với các chương trình biên dịch PALASM và AMAZE, nó được cung cấp cho các nhà thiết kế để thực hiện các mạch logic và mô phỏng những thiết bị. Đó là những đặc điểm tiêu chuẩn của hai bộ biên dịch vạn năng CUPL và ABAL. JEDEC ( the Joint Electron Device Engineering Council) dự định sản xuất một bộ biên dịch PLD tạo ra một tiêu chuẩn để sử dụng cho tất cả các công ty chế tạo PLD hiện nay và tương lai. Vào 10/1983, the JEDEC Solid State Products Engineering Council đưa ra tiêu chuẩn JEDEC thứ 3“. Tiêu chuẩn khuôn thức chuyển đổi giữa hệ thống tạo dữ liệu và thiết bị lập trình cho PLD”. Tháng 5/1986, JEDEC tiếp tục đưa ra tiêu chuẩn 3-A, tiêu chuẩn này trở thành tiêu chuẩn chung cho công nghiệp PLD. Tháng 7/1984, công ty Altera giới thiệu EP300. Đó là vi mạch sử dụng công nghệ CMOS của EPROM, nó có đặc tính là công suất tiêu thụ thấp, có thể xóa được (dùng tia cực tím) cùng một số đặc tính mở rộng khác.Năm 1985, một họ PLD mới được công ty Lattice Semiconductor giới thiệu là GAL (Generic Array Logic). Lattice dùng công nghệ CMOS của EEPROM, có các đặc tính kỹ thuật như công suất thấp, có thể lập trình nhiều lần ( xóa bằng điện áp với thời gian xóa khoảng vài giây). Vi mạch đầu tiên của họ GAL được kí hiệu là GAL16V8 có khả năng thay thế hoạt động của PAL (đối với vi mạch cùng loại). Ngày càng nhiều công ty tham gia vào thị trường PLD để tạo ra những vi mạch đặc biệt và sử dụng nhiều công nghệ chế tạo khác nhau. Vào năm 1985, công ty Xilen tạo ra một họ mới là LCA (Logic Call Array). Cấu trúc của LCA có 3 đoạn: một ma trận của khối logic được bao quanh là khối vào ra và một mạng đường dữ liệu nối gián tiếp. Đặc biệt của LCA là PLD đầu tiên sử dụng tế bào RAM động cho chức năng logic. Ưu điểm của cấu trúc này là khách hàng có thể kiểm tra được chương trình của vi mạch, do bản chất dễ xóa của LCA, nên cần phải lưu trữ cấu hình của LCA ở bộ nhớ ngoài. Vì vậy, LCA không được sử dụng ở những trường hợp đòi hỏi sự hoạt động ngay lập tức khi khởi động máy. Đi kèm với LCA là chương trình soạn thảo XACT và bộ mô phỏng giúp cho việc sửa lỗi cho những thiết kế trên LCA được thuận tiện. Năm 1985, công ty Signetics với một khái niệm mới là PML (Programmable Macro Logic). Vi mạch PML đầu tiên của Signetics PMLS 501, vi mạch này sử dụng công nghệ lưỡng cực, và được đóng vỏ 52 chân . Vào năm 1986, công ty ExMicroelectronic giới thiệu họ ERASIC (Erasable Application Specific 7C) sử dụng công nghệ EEPROM CMOS. Vi mạch đầu tiên là XL78C00 có dạng 24 chân và điều đặc biệt là XL78C00 có thể thay thế chức năng cho PAL và EPLA cùng loại (không tính đến tốc độ), đi kèm là một phần mềm hỗ trợ ERASIC. Vào năm 1986, công ty Signetics quyết định thay đổi họ IFL thành họ PLS (Programmable Logic From Signetics). Ví dụ như từ 82S100 thành PLS100, từ 82S157 thành PLS157. Sau đó 2 năm, công ty Actel đã cải tiến khuyết điểm họ LCA là vi mạch có thể hoạt động không nhất thiết phải có bộ nhớ ngoài. Đồng thời công ty Gazelle Microcircuit đã công bố phát minh công nghệ GaAs (Gallium Arsenide). Đặc điểm của công nghệ này là cải tiến tốc độ , công suất của các vi mạch trên nền tảng là công nghệ silicon, cho phép vi mạch làm việc với tốc độ nhanh hơn công suất tiêu tán khi ở mức trung bình. Ưùng dụng đầu tiên của công nghệ GaAs được công ty Gazelle đưa ra là phiên bản của PAL 22V10. Ưu điểm của mạch này là cho phép vi mạch GaAs có thể tương hợp với các vi mạchTTL, do đó công nghệ GaAS đã được ứng dụng rộng rãi. Sau một thời gian cải tiến không ngừng, những PLD thế hệ sau đã được ứng dụng rộng rãi trong kỹ thuật phần cứng, nó trở thành công cụ cần thiết cho những kỹ sư thiết kế. Sự phát triển trong công nghiệp PLD nói riêng và với công nghiệp bán dẫn nói chung đã tạo nên sự cạnh tranh của các công ty chế tạo PLD trên thế giới. Do đó, đã có nhiều xung đột xảy ra giữa các công ty trong việc cạnh tranh thị trường. Vào năm 1986 công ty MMI đã kiện hai công tyAltera và Lattic vì đã vi phạm bản quyền PAL. Kết quả là hai công ty này đã chấp nhận thua kiện và phải mua bản quyền. Sau đó công ty MMI mua cổ phần trong công ty Xilin và sở hữu bản quyền họ LCA. Sau đó 1 năm công ty MMI hợp với AMD trở thành một tập đoàn sản xuất các linh kiện bán dẫn hàng đầu trên thế giới. Tuy đã hợp nhất hai công ty nhưng họ vẫn tiếp tục phát triển các họ vi mạch hiện có vì những họ PLD này đã trở nên phổ biến trên thị trường. Vào năm 1987, công ty National Semiconductor đã mua lại công ty Fairchild và tiếp tục phát triển họ PAL FASTPLA trên thị trường . II/ CẤU TRÚC CƠ BẢN CỦA CÁC HỌ VI MẠCH LẬP TRÌNH (PLD). Vi mạch số lập trình trải qua thời gian dài phát triển và cải tiến đã thực sự mở ra một hướng đi mới cho những nhà thiết kế. Ưu điểm của PLD là giải quyết được vô số những vấn đề thiết kế nhờ vào nhiều họ PLD khác nhau. Những họ vi mạch này có cấu trúc và công nghệ chế tạo khác nhau, do đó chúng có những đặc điểm riêng để ứng dụng vào nhiều lĩnh vực trong công ngiệp. Mặc khác người thiết kế còn quan tâm đến các thông số kỹ thuật của vi mạch như tốc độ, công suất tiêu thụ, nguồn cung cấp và công cụ hỗ trợ để lập trình. Họ vi mạch PROM (Progammable Read Only Memory). PROM gọi là bộ nhớ chỉ đọc lập trình được. Đây là họ vi mạch đầu tiên được sử dụng như là những vi mạch số lập trình theo quan điểm của vi mạch số. Cấu trúc của PROM rất đơn giản bao gồm một mảng tế bào nhớ với những đường điạ chỉ ngỏ vào và nhũng đường dữ liệu ngỏ ra. Số đường điạ chỉ và dữ liệu cho biết ma trận nhớ của PROM. Một PROM đơn giản được trình bày ở hình 3.1 A4 A3 A2 A1 A0 D7 D6D5 D4 D3 D2 D1 D0 Ngỏ vào Ngỏ ra Hình 3.1. Trình bày một PROM đơn giản PROM có 5 đường điều khiển ngỏ vào cho phép tạo ra 32 tổ hợp logic và 8 đường dữ liệu ra tạo thành một ma trận nhớ 32x8, vì vậy có tổng cộng 256 tế bào nhớ. Cấu trúc của PROM gồm một mảng AND cố định theo sau là mảng OR lập trình, được minh họa ở hình 3.2. Hình 3-7 Sơ đồ logic của PROM Hình 3.2 Sơ đồ logic của PROM Chú thích: - Dấu X trong hình biểu hiện những điểm lập trình (được kết nối thông qua một cầu chì) . - Dấu chấm tròn biểu thị nơi đó được nối cố định. Ở mảng AND cố định có 16 biến được chọn và liên kết với 4 tín hiệu ngõ vào mảng OR. Do đó bất kì một liên kết nào bị loại bỏ (nghĩa là cầu chì ở đó bị đứt, thì biến đó sẽ không có mặt ở biểu thức ngõ ra). Các hàm ở ngỏ ra thay đổi tùy thuộc vào sự kết nối của các biến ở ngõ vào. PROM thường được sử dụng để giải mã điạ chỉ và ứng dụng để lưu trữ dữ liệu. Khi thiết kế các PROM, nguời thiết kế phải chú ý đến sự thay đổi mức logic ngỏ vào (xảy ra trong thời gian ngắn) khi địa chỉ ngõ vào thay đổi. Phương thức ghi của PROM là khi có một tín xung clock đồng bộ thì mạch ngõ ra chuyển sang trạng thái khác. Đặc điểm này sẽ giúp khắc phục được vấn đề tạp nhiễm ở PROM. Khi khảo sát PROM, người ta thường quan tâm đến tốc độ truy xuất dữ liệu. Thông thường các loại PROM có thời gian truy xuất dưới 60 ns. Các loại PROM thường sử dụng công nghệ lưỡng cực là nguyên tắc cơ bản để chế tạo. Tuy nhiên, khoa học tiến bộ đã phát minh ra công nghệ CMOS cho phép rút ngắn thời gian truy xuất. Công nghệ CMOS được dùng để chế tạo EPROM, đó là một dạng PROM có thể xóa được bằng tia cực tím. Nó đã tạo ra một bước tiến đáng kể như: EPROM WS57C256F của công ty WaferScale Integration có dung lượng 32Kx8 với thời gian truy xuất là 55 ns, công ty Cypress Semicondutor giới thiệu PROM CY7C245 có dung lượng là 2048x8 với thời gian truy xuất là 25 ns. Trên đây là một vài ví dụ cho thấy công nghệ CMOS được chấp nhận cho những ứng dụng thiết kế mạch. 2. Họ vi mạch FPLA ( Field Progammable Logic Array) Họ vi mạch FPLA đầu tiên được công ty Signetics giới thiệu vào năm 1975. Cấu trúc của FPLA là một mảng AND – OR đơn giản, được trình bày ở hình 3. 3. Mảng AND – OR có thể lập trình để thực hiện 4 hàm logic bất kì với hai biến ngõ vào. Mỗi biến ngõ vào được đưa qua cổng đệm để tạo hai mức logic 0 và 1. Mỗi mức logic này được nối với ngõ vào cổng AND thông qua một cầu chì lập trình. Tất cả 4 cầu chì được giữ nguyên. Nếu tất cả cầu chì đều thông, ví dụ như cổng ANDK thì biểu thức ngõ ra cho cổng sẽ là: K=A AND A AND B AND B = AABB Từ kết quả trên cho thấy ngỏ ra của cổng AND luôn ở mức thấp, điều này không có lợi. Tuy nhiên nếu ta lập trình cho 4 cầu chì trên, ví dụ ta chọn A x B, lúc này giá trị của 2 biến này sẽ không có trong biểu thức. Biểu thức ngỏ ra cổng AND K là: K= A.B Nguyên tắc ở đây là lựa chọn những giá trị để lập trình, khi một cầu chì được chọn nghĩa là giá trị của nó sẽ không có mặt trong biểu thức. C B A O3 O2 O1 O0 Hình 3.3 . Sơ đồ biểu thức ngỏ ra của FPLA Lưu ý mảng OR trong mạch ở hình3.4. Mỗi ngỏ ra cổng AND được nối tới 1 ngỏ vào cổng OR thông qua một cầu chì và một Diode. Xét biểu thức F1 giả sử các cầu chì đều thông, ta có : F1= K + L+ M + N Với K,L,M,N là những tích số của AXB, F1 là tổng các tích so ácủa hai biến A và B. Bây giờ ta sẽ lập trình bằng cách làm đứt các cầu chì thì các số hạng ứng với những cầu chì bị đứt sẽ không có mặt trong biểu thức. Bằng cách lập trình các cầu chì ở mảng AND – OR (nghĩa là loại bỏ giá trị giá trị của nó trong biểu thức) FPLA có thể tạo ra các hàm logic khác nhau theo mạch thiết kế chỉ với hai biến ngỏ vào. Lưu ý những Diode trong mảng OR được dùng để bảo vệ ngắn mạch. Sơ đồ mạch trong hình 3.4 là một ví dự đơn giản của họ vi mạch mảng logic lập trình trường. Nếu vi mạch do công ty chế tạo đã được lập trình bằng công đoạn mặt nạ với công nghệ lưỡng cực thì chương trtình cố định không thay đổi được. Do đó vi mạch này được gọi là PLA. Nếu vi mạch được sản xuất để người sử dụng có thể lập trình thì gọi là FPLA. I0 I1 I2 I3 I4 I5 I6 I7 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0 Hình 3.4. Sơ đồ logic của FPLA PLS 153 3. Họ vi mạch FPLS ( Field Programable Logic Sequencer) Họ FPLS được giới thiệu vào năm 1979, FPLS có cấu trúc mô phỏng theo cấu trúc của FPLA nhưng được bổ sung thêm những thanh ghi cho phép “preloading” trạng thái của thiết bị. Một vài thanh ghi ở ngỏ ra được đưa hồi tiếp về mảng AND lập trình và một số khác có những thanh ghi ngầm (những thanh ghi được bổ sung trên chíp và không nối với chân của ngỏ vào hay ngõ ra) bổ sung với thanh ghi ngỏ ra, nó có thể hồi tiếp hoặc không hồi tiếp. Hình 3.5 . Sơ đồ logic FPLS PLS157 Sơ đồ logic của vi mạch PLS157 được công ty Signetics giới thiệu được trình bày ở hình 3.5, có hình dáng bên ngoài 20 chân, có cấu trúc16x45x12. PLS157 có 6 thanh ghi và 6 tổ hợp ở ngõ ra. Các tổ hợp ở ngõ ra có chức năng nhất, những thanh ghi được cấu tạo bằng những cổng đảo M(M0-M5). Cấu trúc mới của PLS157 có những đặc điểm đáng lưu ý là những thanh ghi cho phép chốt những tín hiệu ở ngõ vào và những tín hiệu này được đưa tới mảng AND. Ngoài ra vi mạch còn được thiết kế một mảng bổ sung (mảng bù). Đây là tổng số hạng bù và được thực hiện như một ngỏ vào của mảng AND, nó cho phép bổ sung thêm nhiều tổ hợp. 4. HoÏ vi mạch FPGA ( Field Progammable Gate Array). Họ FPGA được Signetics giới thiệu vào năm 1977 được sử dụng để thay thế cho những cổng nhiều ngõ vào tiêu chuẩn, cấu trúc của nó bao gồm một mảng AND lập trình, với lập trình cực tính ở ngõ ra. Chỉ với một cổng AND có thể biến đổi thành cổng NAND, NOR hay cổng OR. Mỗi cổng AND trong FPGA có thể biến đổi thành các cổng logic khác nhau. FPGA cũng được bổ sung linh động hơn những cổng tiêu chuẩn khác. Vi mạch đại diện cho họ FPGA là PLS151, có hình dáng 20 chân được trình bày ở hình 3.6. PLS151 có 6 ngỏ vào, 12 ngõ ra và có tín hiệu hồi tiếp đưa về mảng AND được sử dụng như những ngõ vào. Có thêm 3 tích số được tạo ra bởi 3 đường điều khiển, các tín hiệu này điều khiển những cổng đệm ngỏ ra 3 trạng thái. FPGA thích hợp trong các thiết kế để giải mã địa chỉ và được thêm vào các chức năng khác. 5. HoÏ vi mạch PAL ( Programmable Array Logic). PAL là một họ phổ biến nhất trong họ PLD được MONOLITHIC MEMORIES INC giới thiệu vào năm 1978. PAL được đăng ký bản quyền về cấu trúc của công ty MMI. Cấu trúc của PAL bao gồm một mảng AND lập trình theo sau là một mảng OR cố định, cấu trúc này được cải tiến từ những khuyết điểm của họ FPLA. Hình 3.7 minh họa cho cấu trúc đơn giản của PAL. Do loại bỏ việc sử dụng cầu chì ở mảng OR, do đó số lượng tinh thể Silicon được sử dụng giảm, dẫn đến giá thành của PAL thấp hơn so với FPLA. Mặt khác thời gian trì hoãn của PAL ngắn hơn so với FPLA do giảm được sự trì hoãn khi truyền qua mảng OR. Khảo sát PAL16L8 có hình dáng 20 chân sơ đồ logic được trình bày ở hình 3.8. Vi mạch này có 8 tổ hợp ngõ ra, mỗi ngõ ra được đảo với 7 tích số của ngõ vào, 6 trong 8 ngõ ra được hồi tiếp về mảng AND, cho phép những chân này được sử dụng với chức năng I/O. Do PAL16L8 có ngõ ra tác động ở mức thấp nên nó có thể kết hợp với các IC khác cùng một mức tác động. Hình 3.6 . Sơ đồ logic của FPGA PLS151 Mảng OR I3 I2 I1 I0 Mảng AND O3 O2 O1 O0 Hình 3.7 . Sơ đồ logic của PAL 19 17 1 2 3 4 5 6 7 8 9 18 16 15 14 13 12 11 Hình 3.8. Sơ đồ logic của PAL16L8 PAL16L8 được ứng dụng trong lĩnh vực giải mã địa chỉ, nó thuận tiện trong việc kết hợp với các bộ vi xử lý và thiết bị ngoại vi vì cùng một mức tác động. Với những đặc tính như tốc độ tương đối cao, giá thành thấp, thời gian truyền trì hoãn khoảng 7,5ns nên PAL16L8 rất phổ biến trong công nghiệp PLD. Ngoài ra PAL16L8 có một đặc điểm mới so với các họ trước là có cầu chì bảo vệ, nó dùng để chống sự sao chép, giúp bảo vệ nội dung bên trong. Ngoài PAL16L8 công ty MMI còn giới thiệu các loại vi mạch khác như PAL16R4, PAL16R6, PAL16R8. Các vi mạch này có cấu tạo giống như PAL16L8 nhưng ở ngõ ra sử dụng thêm các FF D để chốt tín hiệu ngỏ ra. Một thế hệ vi mạch PAL được công ty AMD giới thiệu là PAL22V10 với hình dáng 24 chân được chế tạo bằng công nghệ CMOS thay thế cho công nghệ lưỡng cực. Đặc trưng của vi mạch này là ở ngỏ ra được cho qua cổng PLD. Ngoài việc tăng số biến ngỏ vào vi mạch này còn có một số đặc điểm nữa là trong hàm logic các thành phần tích số có thể thay đổi từ 8 đến 16 biến. Điều này sẽ giúp cho vi mạch thực hiện nhiều phương trình phức tạp. Nhờ vào cấu tạo ở ngỏ ra các cổng PLD nên các ngỏ ra hoặc vào của vi mạch có đặc tính giao tiếp 2 chiều, điều này làm tăng khả năng xử lý của vi mạch và tạo sự thuận lợi cho việc thiết kế. Do những đặc điểm đã được cải tiến nên các thế hệ vi mạch PAL được phổ biến rộng rãi (đặc biệt là nhóm vi mạch 20 chân) và PAL được xem là họ vi mạch đại diện cho họ vi mạch số lập trình. Ngoài ra các công ty chế tạo PAL có chọn lựa trong việc ký hiệu các số trên một vi mạch. Điều này cung cấp cho người sử dụng những thông tin cần thiết có liên quan đến ứng dụng của vi mạch. Các ký hiệu trong việc đánh số của họ PAL nói chung bao gồm 2 số đếm được tách rời nhau bởi 1 hay 2 ký tự. Số đần tiên trong tên vi mạch cho biết số ngõ vào của vi mạch (đây chính là số biến ngõ vào của mảng AND). Số thứ hai biểu thị số ngỏ ra của vi mạch. Ký tự nằm giữa 2 số chỉ ra ý nghĩa các thuộc tính của ngỏ ra. Một số mã ký tự có ý nghĩa là: H tác động mức thấp. L tác động mức cao. P tác động ngỏ ra có thể lập trình. C phần bổ sung các ngỏ ra. S bộ tuần tự. Các ký hiệu của vi mạch họ PAL được xem là những hướng dẫn cơ bản của vi mạch. Ngoài ra các công ty chế tạo còn cung cấp bản thông số kỹ thuật và sơ đồ logic của vi mạch kèm theo để làm tài liệu tham khảo cho các nhà thiết kế. 6. Họ vi mạch GAL ( Generic Array Logic). GAL là một nhóm của công nghệ EEPLD, nó được giới thiệu và phát triển bởi công ty Lattice Semiconductor Comp. Công ty này đã đưa ra một khái niệm về cổng PLD có ký hiệu là OLMCs (Output Logic Macrocells). 1 2 3 4 5 6 7 8 9 19 18 17 16 15 14 13 12 11 Hình 3.9 . Sơ đồ logic của GAL16V8 Vi mạch này cũng có những đặc điểm là có thể xóa bằng điện và lập trình lại bằng các phần mềm và công cụ hỗ trợ. Khảo sát cấu trúc của vi mạch GAL16V8 được trình bày ở hình 3.10, GAL16V8 có hình dạng 20 chân là một vi mạch phổ biến trong họ GAL. Mỗi một OLMC có 8 ngỏ vào tương đương với 8 tích số trong một biểu thức. Ngoài ra OLMC cũng có tín hiệu hồi tiếp đưa về để điều khiển, tín hiệu xung đồng hồ, tín hiệu hồi tiếp về mảng AND. Các vi mạch GAL đều có hỗ trợ những thanh ghi “Preload”, điều này có ích trong việc kiểm tra vi mạch. Mặt khác một thế hệ vi mạch mới được phát triển là vi mạch lập trình hệ thống ký hiệu là ispEELD (In-system Progammable). Vi mạch đầu tiên là ispGAL16Z8, cấu trúc của nó gần giống với GAL16V8 nhưng được thêm vào 4 chân để điều khiển lập trình. Trong hệ thống ispGAL16Z8 cho phép chu kỳ lập trình là 10000 lần và dữ liệu được giữ cố định trong khoảng thời gian 20 năm. Đó cũng là quy định của những vi mạch theo nguyên tắc EPROM. Cấu trúc của họ GAL là sự lặp lại cấu trúc của họ PAL và những đặc điểm của họ GAL đưọc thiết kế để kết hợp với những vi mạch họ PAL. Điều này được thể hiện qua việc ký hiệu các vi mạch họ GAL và cấu trúc tế bào bảo vệ của nó. 7. Họ vi mạch PEEL (Progammable Electrially Erasable Logic). Họ PEEL được công ty International Cmos Technology INC giới thiệu. Nó được chế tạo với công nghệ EEPROM. Cấu trúc của PEEL cũng tương tự như PAL và GAL, nó được xóa bằng điện và lập trình cũng nhờ vào phần mềm hỗ trợ. Khảo sát vi mạch PEEL18CV8 được trình bày ở hình 3.10. Vi mạch có 20 chân với 8 ngỏ ra được cấu tạo bởi cổng PLD, mỗi ngõ ra có 8 tích số trong một hàm của biểu thức và có một tích số riêng để điều khiển cổng đệm ngỏ ra. Cực tính ngỏ ra cũng được lập trình các thanh ghi ở ngỏ ra của vi mạch được Reset không đồng bộ, ngoài ra các thanh ghi có thể được chốt bên trong khi ngỏ ra được điều khiển bởi một biểu thức của tổng các số hạng của ngỏ vào. Đặc điểm này được cải tiến hơn số với các vi mạch PAL16V10 hay GAL16V8. Vào/Clk Ngỏ vào Ngỏ vào Ngỏ vào Ngỏ vào Ngỏ vào Ngỏ vào Ngỏ vào Ngỏ vào Vào/ra Vào/ra Vào/ra Vào/ra Vào/ra Vào/ra Vào/ra Vào/ra Hình 3.10 . Sơ đồ logic của PEEL18CV8 8. Họ vi mạch EPLD (Erasable PLD). Công ty Altera lần đầu tiên giới thiệu thuật ngữ xóa các PLD bằng tia cực tím và nó đã trở thành thuật ngữ chung cho công nghệ PLD để tham khảo cho các vi mạch lập trình xóa bằng tia cực tím. Từ khi khởi đầu, công ty Altera thay đổi công nghệ chế tạo PLD từ công nghệ lưỡng cực sang công nghệ CMOS vì công nghệ CMOS đạt được hiệu suất cao về không gian (mật độ tích hợp cao hơn). Như PAL16L8 có mật độ tích hợp từ 100 lên 150 cổng, PAL22V10 có 500 đến 600 cổng và EP310 (là vi mạch đại diện cho họ EPLD) có trên 1000 cổng. Hình 3.12 trình bày sơ đồ khối của EP310 có 20 chân cấu trúc gồm 8 cổng PLD, xung xóa không đồng bộ và có thể đặt trước các tích số. Cấu trúc của cổng PLD bao gồm cả khối điều khiển cấu trúc I/O. Cấu hình của ACB giống như cấu trúc của cổng PLD của vi mạch PAL và GAL nhưng có chức năng hoạt động đơn giản hơn. Trong đó mỗi cổng có 8 biến ngỏ vào cùng với một biến để điều khiển cổng đệm ngỏ ra. Nhờ vào cấu trúc ACB I/O mà EP310 có các tín hiệu tổ hợp ngỏ ra tác động ở mức cao hoặc thấp hay các tín hiệu được ghi cũng tác động ở mức cao hoặc thấp. Đối với tín hiệu hồi tiếp về mảng AND được đưa về từ thanh ghi ở ngỏ ra. Các cổng đệm ngỏ ra được điều khiển bằng các biến riêng cho phép các chân của vi mạch có thể hoạt động hai chiều. Ngoài ra EP310 cũng có cầu chì bảo vệ chống sao chép và giờ đây cầu chì bảo vệ trở thành một tiêu chuẩn cho các thế hệ PLD mới. Một số vi mạch tiêu biểu cho họ EPLD là EP900, có cấu tạo 40 chân, bên trong có 24 khối ACB, mật độ tích hợp hơn 1000 cổng với các tổ hợp ngỏ ra có lựa chọn. Nhưng trong tương lai kỹ thuật ngày càng phát triển thì mật độ tích hợp có thể lên đến hơn 10000 cổng logic trong một chip. Ngoài vi mạch EP900 thì công ty Altera còn giới thiệu vi mạch EP1800 có 68 chân với các chức năng được mở rộng hơn so với EP900 vì số cổng logic trong IC được tăng gấp đôi và số ngỏ vào cũng vậy. Vi mạch EP1800 có thể thực hiện đồng thời 4 chức năng khác nhau, có thể xem như đó là 4 vi mạch rời. Những vi mạch số lập trình đang hướng đến mật độ tích hợp trên 1000 cổng logic trong một chip thì đang gây ảnh hưởng đến các PLD có mật độ tích hợp thấp. Công ty Cypress Semicondutor đang sản xuất các sản phẩm ứng dụng công nghệ CMOS có tốc độ cao. Sản phẩm cạnh tranh của họ chủ yếu là các họ PAL thông thường và PAL 22V10 đã tạo ra thế hệ PAL có công suất thấp, tốc độ cao nên được ứng dụng rộng rãi vào các lĩnh vực công nghiệp khác nhau. Những vi mạch phổ biến của công ty Cypress Semicondutor như CY7C330, CY7C331 và CY7C332. 0 1 2 3 . . . . . . . . . . . . . . . . . . . 36 9 13 8 14 7 15 6 16 5 17 4 18 3 19 2 11 1 Clk Lựa chọn Ngỏ ra Vào/ra Hình3.11. Sơ đồ logic cổng lập trình của EPLD EP310 OE/ CLK Cấu trúc điều khiển Vào/ra Clock đồng bộ 39 38 37 36 35 34 . . . . . . . . . . . . . . . . . . . . 7 6 5 4 3 2 71 70 69 68 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 3 2 1 0 0 1 2 3 4 5 6 7 CLEAR Hình 3.12 . Sơ đồ logic khối cấu trúc điều khiển EPLD EP900 9. Họ vi mạch PML ( Programmable Macro Logic). Họ vi mạch được công ty Signetics sử dụng cấu trúc mới gọi là “foldback” (gấp về). Mạch logic “foldback” sử dụng một cổng NAND đơn hay mảng NOR kết hợp với một cấu trúc liên kết lập trình trung tâm cho phép thực hiện nhiều mức logic khác nhau để liên kết với macro ngỏ vào và ngỏ ra. Như trong họ vi mạch PML, một mảng NAND được sử dụng vì cổng NAND có tốc độ truyền nhanh nhất trong công nghệ lưỡng cực. Từ khóa macro để tham khảo một khối chức năng và có thể xác định một tín hiệu ngỏ vào, một cổng đệm ngỏ ra hay bất cứ một hàm logic nào như FF, mạch đếm hay mạch tổ hợp. Công ty Signetics phân loại các macro như sau: ngỏ vào là macro ngỏ vào, macro ngỏ ra và những khối chức năng khác như thanh ghi hay mạch tổ hợp thì gọi là macro chức năng. Macro của họ ML mô tả ở hình 3.13. So với cấu trúc mảng AND – OR của các họ IC PAL và FPLA thì cấu trúc mảng NAND phức tạp hơn. Để đơn giản cho việc tìm hiểu, xét ví dụ sau: Hình 3.14 a trình bày một mạch logic đơn giản sử dụng cấu trúc AND – OR của họ vi mạch PAL và hình 3.14 b sử dụng cấu trúc NAND – NAND với chức năng tương tự nhưng có ưu điểm là không bị giới hạn với các hàm có hơn 2 cấp logic. Mặc khác, cấu trúc của PML tận dụng tối đa các cổng logic và các khả năng hoạt động của vi mạch. Ví dụ như ở họ PAL và FPLA khi cần thêm một biến ở ngỏ vào sẽ chọn đường tín hiệu ngỏ ra xem như một đường tín hiệu ngỏ vào, do đó sẽ làm tăng thời gian truyền và lãng phí một ngỏ ra. Đối với họ PML thì tất cả các ngỏ vào của cổng NAND được sử dụng như là ngỏ vào của tín hiệu và các hàm logic được thực hiện với cấu trúc 3 cấp logic. Vi mạch đại diện cho họ PML là PLHS 501 có cấu tạo gồm 72 cổng NAND trong đó có 44 cổng NAND được dùng để hỗ trợ cho macro ngỏ ra. Vi mạch có 24 ngỏ vào, 8 cổng đệm XOR ở ngỏ ra với 4 cổng tác động ở mức thấp , có 4 cổng tác động ở mức cao và có 8 đường dữ liệu 2 chiều. Vi mạch có 52 chân với kiểu chân theo dạng PLCC. Hình 3.15 trình bày cấu trúc của PLHS 501 . Các cổng đệm ngỏ ra 3 trạng thái được điều khiển bằng từng cổng NAND riêng để tạo nên tính linh hoạt trong thiết kế.  Mảng NAND MxN Ngỏ vào macro 1 Ngỏ ra macro 0 Ngỏ ra macro 0 Hàm macro Hình 3.13 . Sơ đồ logic lập trình macro a) b) Hình 3.14. Mạch logic sử dụng cấu trúc “ flodback” Hình 3.15 . Mạch lật RS và D sử dụng cấu trúc PML b) Mạch lật D a) Mạch lật RS I23 . . I0 I0 71 70 . . . . . 0 1 0 Hình 3.16. Sơ đồ chức năng PLS 501 10. Họ vi mạch ERASIC(Erasable Programmable Application Specific IC). Họ vi mạch ERASIC được giới thiệu bởi công ty Exel Microeletronics có cấu trúc tương tự như họ PML nhưng được chế tạo bằng công nghệ CMOS EEPROM khác với họ PML dùng công nghệ lưỡng cực . Một đặc điểm khác biệt nữa là họ ERASIS sử dụng cấu trúc mảng NOR , vì trong công nghệ CMOS cổng NOR có thời gian truyền nhanh nhất. Vi mạch đầu tiên của họ này là XL 78C800 có 24 chân với mật độ thích hợp khoảng 800 cổng. XL78C800 có 12 ngỏ vào và 10 chân I/O được liên kết với các cổng lập trình. Chân số 1 là đường cung cấp tín hiệu xung clock cho FF JK, chân 13 dùng để điều khiển các cổng đệm ngỏ ra cho các cổng lập trình, 8 ngỏ vào được đưa vào mảng NOR thông qua các mạch lật, 2 cổng NOR được sử dụng để điều khiển mạch lật. Ngỏ ra của cổng NOR được cấu tạo bằng các khối PCE (Polarity Control Element ) để tăng tính ling hoạt. XL78C800 có 32 biến ở ngỏ vào cổng NOR, hai biến dùng để điều khiển mạch lật và có 30 biến dùng cho cổng lập trình. Hình 3.17 trình bày sơ đồ logic của cổng lập trìnhtrong vi mạch XL78C800.Có ba ngỏ vào của tín hiệu J,K,O được đưa vào cổng lập trình.Với hai biến J,K để điều khiển FF JK. Từ cổng lập trình cũng có 4 đường tín hiệu được đưa về mảng NOR. Chân của vi mạch kết hợp với các cổng lập trình được kết nốùi với ngỏ vào của bộ đa hợp (IN-MUX) và nối với cổng đệm ngỏ ra. Ngoài ra còn có các đường tín hiệu xung clock và xung xóa không đồng bộ cho FF JK, một đường tín hiệu OE để điều khiển cổng đệm ngỏ ra. Bộ đa hợp ngỏ ra sẽ lựa chọn các tín hiệu từ biến O hay từ ngỏ ra của FF JK. Ở IN- MUX cho phép tín hiệu vào đi mới mảng NOR từ chân IC hay từ biến O của mảng NOR. Chân điều khiển của bộ đa hợp ngỏ ra OE-MUX dùng để điều khiển cổng đệm ngỏ ra hoạt động 1 chiều hay 2 chiều hay ở trang thái tổng trở cao. Sơ đồ cổng lập trình ở hình 3.17 Sơ đồ cổng lập trình trên trình bày 3 chế độ làm việc của vi mạch. Thời gian truyền của vi mạch họ ERASIC là 35 ns cộng với thời gian truyền qua mảng NOR là 20 ns do đó thời gian truyền của vi mạch là 55 ns, dòng tiêu thụ 35 mA, so với dòng tiêu thụ của PLHS 501 là 250 mA. Qua sự so sánh trên cho thấy công suất tiêu thụ của họ ERASIC thấp hơn họ PML, đó là ưu điểm của công nghệ CMOS. J Q K 3 2 1 Hình 3.17 . Sơ đồ khối cổng lập trình ERASIC XL78C800. 11. Họ vi mạch LCA ( Logic Cell Array). Họ LCA được công ty Xillinx giới thiệu dựa theo các cấu trúc của công ty MMI, đã trình bày một cấu trúc độc đáo trong các họ của PLD. Cấu trúc truyền thống của các họ vi mạch PAL và FPLA là các mảng AND – OR. Các cổng lập trình có cấu trúc của họ LCA gọi là cấu trúc lập trình cho người sử dụng. Đặc biệt là trong cấu tạo của LCA, họ dùng RAM động để tạo ra các chức năng logic theo yêu cầu thiết kế. Nhược điểm của các tế bào RAM động thường không ổn định. Do đó các chức năng sẽ trở lại trạng thái ban đầu khi mất điện. Để hỗ trợ cho vấn đề này họ sử dụng thêm phương pháp lưu trữ mới có chức năng tương tự như ROM. Cấu trúc của LCA được mô tả ở hình 3.18, bao gồm một khối IOB bao quanh ma trận của khối LCB. INTERCONNECT AREA CONFIGURATE LOGIC BLOCK I/O BLOCK Hình 3.18. Cấu trúc LCA Liên kết các đường tín hiệu dọc và ngang giữa 2 khối giúp cho việc kết nối giữa 2 khối thêm thuận tiện. Vi mạch đầu tiên của họ LCA là XC 2064, có mật độ thích hợp khá phức tạp khoảng 1200 cổng logic, 58 khối IOB cùng một ma trận 8x8 hàng và cột tạo ra 64 khối CLB. Tạo ra một vi mạch khác là XC 2018 có mật độ tích hợp khoảng 1800 cổng, có 74 khối IOB cùng một ma trận 10x10 tạo ra 100 khối CLB. Vi mạch có các đường tín hiệu xung clock, tín hiệu reset đặc biệt và mạch tạo dao động thạch anh bên trong IC dùng để kết nối với các phần tử dao động bằng thạch anh bên ngoài. D Q PIN = PROGRAM CONTROLLED MULTIPLEXER TS Ngỏ ra Ngỏ vào Clk Hình 3.19. Cấu hình khối vào / ra ( IOB) của LCA Hình 3.19 trình bày sơ đồ của khối IOB, bao gồm 1 cổng đệm ngỏ vào, bộ đa hợp IN – MUX và FFD. Mức điện áp ngưỡng ở ngỏ vào cổng đệm thích hợp cho cả hai họ TTL và CMOS. Ngỏ ra của FFD được nối với ngỏ vào của bộ đa hợp và ở ngỏ ra của bộ đa hợp có thể nối 1 hay nhiều khối CLB. Ngỏ ra của khối IOB gồm 1 cổng đệm 3 trạng thái được nối thẳng tới chân IC. III/ CÁC PHẦN MỀM HỖ TRỢ CỦA PLD. Các phần mềm hỗ trợ cho các vi mạch lập trình được các công ty phát triển liên tục, ngày càng có nhiều tính đa dạng, có thể hỗ trợ cho nhiều loại vi mạch khác nhau nên có tính cạnh tranh mạnh mẽ trong thị trường vi mạch lập trình. 1. Phần mềm PALASM 2 (PAL Assembler) PALASM 2 của công ty MMI là phần mềm tiêu chuẩn cho các vi mạch lập trình. Đây là bộ biên dịch thế hệ thứ 2 hỗ trợ cho các vi mạch hoạt động không đồng bộ, như các vi mạch họ PAL của công ty MMI, vi mạch họ PLA và các vi mạch của công ty AMD. 2. Phần mềm AMAZE. Phần mềm AMAZE được công ty Signetics phát triển và nó được cung cấp cho các khách hàng sử dụng vi mạch lập trình của công ty. Module chính của phần mềm AMAZE là BLAST ( Boolean logic & State Transfer) dùng để biên dịch các thông tin ngỏ vào chuyển đổi sang các file chương trình chuẩn của Signetics (các file có phần mở rộng là ‘ STD ’). AMAZE hỗ trợ để mô phỏng các vectơ kiểm tra để thiết kế theo yêu cầu của người sử dụng. 3. Phần mềm PLAN ( Programmable Logic Analysis). Phần mềm PLAN được công ty National Semiconductor giới thiệu hỗ trợ cho các vi mạch lập trình cở vừa và nhỏ. PLAN là một ngôn ngữ đơn giản, dùng để thực hiện các biểu thức của đại số Boolean và có khả năng giao tiếp với các công cụ lập trình để lập trình cho vi mạch. 4. Phần mềm HELD (Harris Enhanced Language for Programmable Logic). Công ty Harris phát triển phần mềm HELD để hỗ trợ cho các khách hàng sử dụng vi mạch lập trình của họ. HELD sử dụng giao diện tương tự như phần mềm PLAN nhưng cũng có những điểm khác biệt. HELD không có khả năng lựa chọn các vi mạch lập trình nhưng có khả năng kiểm tra lỗi tổng quát. Ngoài ra HELD còn yêu cầu các phương trình ngõ vào ở dạng tổng các tích ( SOP). 5. Phần mềm PLPL (Programmable Logic Programming Language). PLPL được công ty Avanced Micro Devices giới thiệu vào năm 1984. Đây là phần mềm tiến bộ nhất so với các phấn mềm trước, có những đặc điểm mới và khả năng cài đặt được mở rộng hơn so với phần mềm AMAZE. Những đặc điểm mới như cho phép định nghĩa và sử dụng các chân của vi mạch cho một nhóm tín hiệu cũng như sử dụng các phương trình của đại số Boolean. PLPL cũng hỗ trợ các phương trình phức tạp có nhiều cấp logic khác nhau. Ngoài ra bộ biên dịch này cũng để ứng dụng nguyên lí Demorgan, các hàm của đại số Boolean nhưng không bắt được ở dạng tổng của các tích do đó cho phép cú pháp linh hoạt hơn. 6. Phần mềm APEEL (Assembler for Programmable Electrically Erasable Logic). Vào năm 1987, Công ty International Cmos Technology giới thiệu trình biên dịch APEEL. APEEL là một trình biên dịch đơn giản phù hợp với các yêu cầu thiết kế vừa và nhỏ và có chức năng mô phỏng. APEEL gồm một chương trình soạn thảo toàn màn hình và ở ngỏ ra theo tiêu chuẩn của JEDEC. Nhưng khuyết điểm của bộ biên dịch này là không hỗ trợ để tối giản các biểu thức logic. Phần mềm APEEL cài đặt trên các máy tính cá nhân của công ty IBM và các công ty khác thích hợp với nó. 7. Phần mềm IPLDS II (Intel Programmable Logic Devolopment System II). Phần mềm IPLDS II được công ty Intel giới thiệu để hỗ trợ cho các vi mạch họ EPLD. Điều cơ bản của phần mềm này là cho phép thiết kế theo 2 phương pháp là phương pháp dùng phương trình đại số Boolean và phương pháp liệt kê các lệnh. Để tối giảng các biểu thức logic IPLDS II sử dụng thuật giải đơn giản ESPRESSO II – MV. Đó là thuật giải được phát triển bởi đại học California, nó được dùng để thực hiện việc rút gọn các tích số trong các hàm logic của các vi mạch do công ty Intel sản xuất. Tương tự như các phần mềm trước, IPLDS II cài đặt được trong các máy tính của công ty IBM và các máy tính khác có cấu hình thích hợp, được sử dụng kèm với công cụ lập trình cho vi mạch. 8. Phần mềm CUPL ( Universal Compiler for Programmable Logic ). CUPL được công tyAssited Technology giới thiệu vào năm 1983. Đây là bộ biên dịch vạn năng được hỗ trợ cho 29 loại vi mạch các loại kể cả PROM và các công ty chế tạo vi mạch lập trình khác. CUPL là một ngôn ngữ mạnh hỗ trợ cho các phương trình của đại số Boolean , bảng sự thật và thiết kế sơ đồ trạng thái, CUPL được sử dụng hầu hết các máy vi tính cá nhân trên các hệ điều hành khác nhau như trên máy vi tính của công ty IBM hay CP/M, VAX/ UNIX và VAX/ VMS. 9. Phần mềm ABEL (Advanced Boolean Expression Language). ABEL là phần mềm của công ty Data I/0, nó được sử dụng hầu hết các loại vi mạch lập trình khác nhau kể cả EPROM. Đây là bộ biên dịch vạn năng có nhiều chức năng hỗ trợ tương tự như CUPL. Trên đây là giới thiệu sơ lược các phần mềm hỗ trợ cho vi mạch lập trình để soạn thảo là lập trình cho các vi mạch. Ngoài ra còn nhiều phần mềm của các công ty khác được sản xuất để hỗ trợ cho các vi mạch lập trình của họ. Sau đây là bảng tóm tắt các ngôn ngữ thiết kế cho các vi mạch lập trình Phần mềm Hỗ trợ cho các vi mạch Phương trình đại số Boolean Bảng sự thật Sơ đồ nguyên lý Dạng sóng Rút gọn biểu thức logic PALASM 2 (MMI) AMAZE (Signetics) PLAN (National) HELP (Harris) PLPL (AMD) APEEL (ICT) A+PLUS (Altera) iPLDS II (Intel) ERASIC (Exel) CUPL (Logical Dev) ABEL (Data I/O) ELDS (Pistohl) LOG/IC (Elan) PLDesigner (Minc) X X X X X X X X X X X X X X X X X XX * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * Giải thích: X : Chỉ hỗ trợ cho vi mạch do chính công ty sản xuất. XX : Hỗ trợ cho nhiều loại vi mạch lập trình. COMB LOGIC D S Q K R ANY FUNCTION OF 3 VARIABLE ANY FUNCTION OF 3 VARIABLE IV/ GIỚI THIỆU PHẦN MỀM SYNARIO. Phần mềm Synario của công ty Lattice cho phép lập trình các vi mạch PLD đến 14.000 cổng, chương trình có thể được soạn thảo dưới dạng sơ đồ mạch logic hoặc bằng ngôn ngữ AHDL. Gọi chương trình bẳng cách kích đúp vào biểu tượng ISP Synario, màn hình chính của Synario xuất hiện như hình dưới đây Bắt đầu soạn thảo bằng cách chọn source - new như màn hình dưới đây. Chọn cách soạn thảo bằng sơ đồ bằng cách chọn Schematic hay lập trình ngôn ngữ AHDL chọn ABEL-HDL Module. Màn hình soạn thảo ngôn ngữ AHDL. Chọn tên module, tên file, title. Màn hình soạn thảo sơ đồ mạch logic Trên màn hình chính có chứa sơ đồ tên ”donghoso”.Bên phải màn hình có 3 đề mục lệnh nhằm mục đích kiểm tra, đơn giản và thiết lập sơ đồ logic trong vi mạch. PHẦN II THI CÔNG I/ PHẦN CỨNG Ứng dụng của vi mạch số lập trình hiện nay rất phổ biến trong các sản phẩm công nghiệp cũng như các sản phẩm trong sinh hoạt gia đình như: máy giặt, bếp điện tự động,… do trình độ còn hạn chế nên em chỉ áp dụng một ứng dụng nhỏ của vi mạch số lập trình là thi công mạch đồng hồ hiển thị số để thấy rõ những ưu điểm của PLD. Sau đây em xin trình bày sơ đồ nguyên lý, sơ đồ mạch in và sơ đồ bố trí linh kiện của mạch dồng hồ số. Sơ đồ nguyên lý Sơ đồ bố trí linh kiện Sơ đồ mạch in Giới thiệu vi mạch lập trình của công ty lattice. Vi mạch iSP LSI 1016 là vi mạch được sử dụng để lập trình mạch đồng hồ hiển thị số: 7 8 9 10 11 12 13 14 15 16 17 6 5 4 3 2 1 44 43 42 41 41 39 38 37 36 35 34 33 32 31 30 29 18 19 20 21 22 23 24 25 26 27 28 IspLSI 1016 PLCC44 Vi mạch iSP LSI 1016 là vi mạch có cấu tạo từ các cổng logic lập trình với mật độ tích hợp khoảng 2.000 cổng: Thời gian trì hoãn Tpd = 7,5 ns Tần số hoạt động fmax = 125MHz Vi mạch có 44 chân với kiểu vỏ PLCC Vi mạch có 32 ngõ vào/ra do đó có thể được dùng với nhiều ứng dụng khác nhau trong cùng một board.  Chức năng các chân của IC isp LSI 1016 Số thứ tự chân Chức năng Số thứ tự chân Chức năng 1 GND 23 GND 2 IN3 24 SOD/ IN 1 3 I/O 24 25 I/O 8 4 I/O 25 26 I/O 9 5 I/O 26 27 I/O 10 6 I/O 27 28 I/O 11 7 I/O 28 29 I/O 12 8 I/O 29 30 I/O 13 9 I/O 30 31 I/O 14 10 I/O 31 32 I/O 15 11 YO 33 Y2/ SCLK 12 Vcc (5V) 34 Vcc 13 IspEN/NC 35 Y1/ RESET 14 SDI/INO 36 IN2/ MODE 15 I/O 0 37 I/O 18 16 I/O 1 38 I/O 17 17 I/O 2 39 I/O 16 18 I/O 3 40 I/O 19 19 I/O 4 41 I/O 20 20 I/O 5 42 I/O 21 21 I/O 6 43 I/O 22 22 I/O 7 44 I/O 23 Nguyên lý hoạt động của mạch. Mạch điện gồm có IC 4060 kết hợp với thạch anh 4MHz, điện trở R2,R3 và tụ C8,C9 tạo thành mạch dao động cung cấp hai tín hiệu 500ms và 1ms cho vi mạch lập trình để thực hiện các chức năng đếm, giải mã, và hiển thị led 7 đoạn bằng phương pháp quét. Mạch đồng hồ hiện số có 4 led: 2 led hiển thị giờ và 2 led hiển thị phút. IC74240 có chức năng đệm đảo kết hợp với điện trở R5.. R12 làm mạch đệm để hiển thị. Bốn BJT có chức năng điều khiển quét. Hai nút nhấn S1 và S2 dùng để điều chỉnh giờ và phút. Ưu điểm của mạch điện này là: Có ít linh kiện trong một board do đó mạch điện đơn giản thuận lợi trong việc kiểm tra khi có sự cố hư hỏng . Công suất tiêu thụ của mạch giảm đáng kể do dùng phương pháp quét led. Khuyết điểm: Chưa tận dụng hết khả năng hoạt động của vi mạch do chỉ sử dụng có 13 đường vào ra. Do vi mạch lập trình khan hiếm trên thị trường nên giá thành cao. II/ PHẦN MỀM Sơ đồ mạch logic của mạch đồng hồ hiện số. module giai ma title ‘giai ma’ ‘’inputs a,b,c,d pin 1,2,3,4; ‘’outputs aa,bb,cc,dd,ee,ff,gg pin 5,6,7,8,9,10,11istype’com’; equations aa= !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # d&!c&!b& bb = !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a ; cc = !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # d&!c&!b& dd = !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a ; ee = !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # d&!c&!b& ff = !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a ; gg = !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b& d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # !d&!c&!b&!a # d&!c&!b& end module count 4 title ‘dem mode 4’ ‘’constants c,x,p = . c . , c. , . p . ; ‘’inputs takt , up ,dn ,r , 19 pin 1, 2, 3, 4, 5 ; ‘’outputs q0 ,q1 ,q2 ,q3 pin 6, 7, 8, 9 istype ‘reg’ ; equations (q0 . c , q1 . c , q2 . c , q3 . c ) =takt ; ‘’ count up count down load 9 reset q0 := ( ( ( up # dn )$q0 # 19 )&!r; q1 := ( ( ( up&q0) # (dn $! q0) )$q1 &!19 )&!r ; q2 := ( ( (up&q0&q1) # (dn $!q0$!q1) )$q2 &!19 )&!r; q3 := ( ( (up&q0&q1&q2) # (dn $!q0$!q1$!q2) )$q3 # !19 )&!r; end PHẦN III KẾT LUẬN Kết luận Qua 8 tuần nhận đề tài, mặc dù kiến thức và tài liệu có hạn chế nhưng em đã cố gắng hoàn thành tập luận văn đúng thời hạn đề ra. Qua thực tế kiểm nghiệm, Em có nhận xét về ưu khuyết điểm của đề tài. Ưu điểm của mạch là: Mạch điện đơn giản (chỉ với 3 IC số trong mạch), dễ thực hiện, dễ kiểm tra các linh kiện khi gặp sự cố. Vi mạch lập trình có thể ứng dụng vào nhiều công việc khác nhau bằng cách lập trình cho vi mạch. Công cụ để lập trình đơn giản, dễ thực hiện. Làm giảm đáng kể số lượng IC trong một board. Hoạt động của vi mạch đảm bảo độ tin cậy, chính xác. Khuyết điểm: Do vi mạch lập trình trên thị trường còn khan hiếm nên giá thành khá cao. Hướng phát triển đề tài. Để thấy rõ những ưu điểm của vi mạch lập trình, với đề tài trên có thể thực hiện các ứng dụng thiết thực trong các yêu cầu của thực tế như thi công một mạch điện có nhiều chức năng vừa hiển thị giờ, có chuông báo giờ hẹn trước, điều khiển đóng ngắt các thiết bị từ xa... Một lần nữa em xin cảm ơn thầy TRẦN VĂN TRỌNG đã tận tình hướng dẫn cho em. Xin cảm ơn quí thầy cô trong khoa đã dạy dỗ em và các bạn cùng khóa đã giúp đỡ em trong thời gian qua. TÀI LIỆU THAM KHẢO - Giáo trình vi mạch số lập trình của tác giả: Thầy Trần Văn Trọng. - Cơ sở kĩ thuật điện tử số Vũ Đức Thọ dịch. - Tra cứu vi mạch số TTL và CMOS. - Vi mạch số tập 1 Nguyễn Hữu Phương. - Programmable Logic Designer' s Guide Roger C. Alford