Giáo trình điện tử Vi mạch-Điện tử số - Chương 5: Các hệ logic tổ hợp - Phan Văn Đường

Nếu một đầu vào của cổng NAND ở trạng thái 1 thì đầu ra sẽ là đảo của đầu vào kia. Vì vậy, đầu ra của N1 là Q . Cổng NAND của N2 có một đầu vào là 0 nên đầu ra luôn luôn là 1, dù đầu vào kia ở bất kỳ trạng thái nào. Nếu X = 0 (nối đất) ta thực hiện đếm lùi. Lúc đó N1 có một đầu vào ở mức 0 nên đầu ra luôn luôn ở mức 1. Đầu ra của N1 nhận trạng thái 1. N2 có một đầu vào ở mức 1 nên đầu ra là 98 nghịch đảo của đầu kia (lúc đó là Q ) nên đầu ra N2 là Q . Tương tự, N3 có một đầu vào ở mức 1 nên đầu ra là Q . Kết quả: Đầu ra Q của Trigger thứ nhất được đấu với đầu vào đếm của Trigger tiếp theo nên bộ đếm sẽ thực hiện việc đếm lùi. d/Bộ đếm không đồng bộ N phân Khi cần đếm trên một hệ đếm cơ số N khác 2, nghĩa là cần một bộ đếm đến N bất kỳ, ta có thể dùng một chuỗi n Trigger liên tiếp, trong đó n là số nhỏ nhất thỏa mản điều kiện 2n >N, sau đó dùng phương pháp hồi tiếp để xóa đi các trạng thái không cần thiết. Thí dụ: Với bộ đếm đến 10 (N = 10) phải dùng 4 Trigger (n = 4), vì số n nhỏ nhất thỏa mãn bất đẳng thức 2n > 10 là 4. Tiếp đó ta dùng mạch hồi tiếp sao cho khi đếm đến N (trong trường hợp này là đếm đến 10) thì tất cả Trigger phải trở về trạng thái 0. Như vậy bộ đếm 10 chỉ lấy 10 trạng thái trong số 16 trạng thái. Mạch hồi tiếp có thể dùng cổng NAND, lối ra của nó được nối đồng thời với tất cả các lối vào xóa (Cl) của các Trigger. Ta có bảng tương đương của 2 hệ đếm thập phân và nhị phân (Bảng 6.2) Bảng 6.2: Bảng tương đương giữa thập phân và nhị phân. Đếm thập phân Đếm nhị phân 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Như vậy số 10 viết trong hệ đếm cơ số hai là 1010. Khi xung thứ 10 đến, đầu ra của bộ 99 đếm phải là Q0 = 0, Q1 = 0, Q2 = 0, Q3 = 0, thay vì Q0 = 1, Q1 = 0, Q2 = 1, Q3 = 0. Muốn vậy, ta đưa Q1 và Q3 vào mạch hồi tiếp do cổng NAND đảm nhận, mạch này sẽ đưa đầu ra của Q1 và Q3 về lại đầu vào Cl để xóa trạng thái của Trigger 1 và 3 về 0. Muốn đếm đến một số khác 10, ta cũng thực hiện như trên. Ta có sơ đồ logic của bộ đếm đến 10 như hình 6.7 Hình 6.7: Sơ đồ logic bộ đếm tiến không đồng bộ đếm đến 10 6.2.2.bộ đếm đồng bộ Bộ đếm không đồng bộ có khuyết điểm là gây ra một sự trể giữa các lần chuyển trạng thái liên tiếp, vì sự chuyển trạng thái của Trigger thứ 2 trở đi phụ thuộc vào sự chuyển trạng thái về 0 của Trigger trước nó. Để sự chuyển trạng thái của các Trigger sau không còn phụ thuộc Trigger thứ nhất ngườì ta sử dụng bộ đếm đồng bộ (còn gọi là bộ đếm song song). Đặc điểm của bộ đếm đồng bộ là sự thay đổi trạng thái của bộ đếm chỉ phụ thuộc vào xung đếm hay xung đồng bộ, nghĩa là xung đồng bộ được đưa vào đồng thời tất cả các Trigger của bộ đếm. Do đó quá trình chuyển trạng thái chỉ phụ thuộc vào sự truyền lan tín hiệu chuyển (chuyển từ cột số thấp sang cột số cao ). Như vậy, bộ đếm đồng bộ sẽ : * Thực hiện việc chuyển trạng thái của các tầng ở cùng 1 thời điểm. * Các Trigger có thể thay đổi trạng thái của nó hoặc không (tùy theo trạng thái trước đó của nó) nhưng cùng một thời điểm. * Xung đếm đươc đưa vào đồng thời tất cả các Trigger. a/Bộ đếm đồng bộ 2 bit Bộ đếm đồng bộ 2 bit có sơ đồ logic như hình 6.8 Các đầu vào JK của Trigger thứ nhất đấu với nhau và để lơ lửng (J0 = K0 = 1), đầu ra Q0 của Trigger thứ nhất đấu vào đầu vào JK của Trigger thứ 2. Các đầu vào đồng bộ (đầu vào đếm) đấu với nhau. Như vậy các xung đồng bộ tác động đồng thời đến các Trigger. Các đầu Cl đấu với nhau và đấu vào công tắc S1, trước khi đếm ta ấn công tắc S1 xuống đất để đưa các Trigger về trạng thái 0 (Q0 = Q1 = 0). Khi sườn âm của xung thứ nhất tác động vào đầu vào đếm, Trigger thứ nhất T0 chuyển 100 Hình 6.8: Sơ đồ logic bộ đếm tiến đồng bộ 2 bit trạng thái Q0 = J1= K1 = 1. Trigger thứ hai T1 giữ nguyên trạng thái vì trước đó Q0 = 0. Xung tiếp theo Trigger thứ nhất chuyển trạng thái, lúc đó Trigger thứ hai cũng chuyển trạng thái (vì trước đó J1 = K1 = Q0 = 1), nghĩa là cã hai đều chuyển trạng thái. Vậy: Trigger thứ nhất luôn luôn có đầu vào JK ở trạng thái 1 (lơ lửng trên cao) nên luôn luôn thay đổi trạng thái mỗi khi có xung đến, các Trigger tiếp sau thay đổi trạng thái chỉ khi nào Trigger trước nó ở trạng thái 1 . b/Bộ đếm đồng bộ 3 bit Còn gọi là bộ đếm đồng bộ Mod- 8. Có sơ đồ nguyên lý như hình 6.9 Hình 6.9: Sơ đồ logic bộ đếm tiến đồng bộ 3 bit Trigger thứ nhất T0 có đầu vào JK luôn luôn ở trạng thái 1 vì vậy sẽ chuyển trạng thái mỗi khi có xung đến. Lối ra Q0 của nó đấu vào lối vào J1 K1 của trigger thứ hai và một đầu vào của cổng AND. Đầu vào còn lại của cổng AND nối vào lối ra Q1 của Trigger thứ hai, đầu ra của cổng AND đấu vào đầu vào J2 K2 của trigger thứ ba T3. Cổng AND có nhiệm vụ sửa sai trong quá trình đếm. Xung đếm được đưa đồng thời vào các đầu vào đồng bộ Ck của các trigger. Các đầu vào xóa Cl đấu chung với nhau để chuyển trạng thái các trigger về 0 trước khi đếm. 101 Khi sườn sau của xung đếm thứ nhất đưa đến Ck của trigger thứ nhất. Lối ra Q của nó chuyển trạng thái lên 1, các trigger còn lại giữ nguyên trạng thái 0 (vì J1 = K1 = J2 = K2 = 0). Bộ chỉ thị hiện số 001. Khi sườn sau của xung thứ hai đến, lối ra Q0 chuyển trạng thái về 0, Q1 chuyển trạng thái lên 1, Q2 vẩn ở trạng thái 0. Bộ chỉ thị hiện số 010. Khi sườn sau của xung đếm thứ ba đến, lối ra Q0 lại chuyển trạng thái lên 1, Q1 vẫn giữ nguyên trạng thái. Do cổng AND có một lối vào bằng 0 nên lối ra bằng 0 vì vậy Q1 không chuyển trạng thái. Bộ chỉ thị hiện số 011 . Khi sườn sau của xung đếm thứ tư đến, lối ra Q0 chuyển trạng thái về 0, Q1 cũng chuyển trạng thái về 0. Do cổng AND có hai lối vào đều bằng 1 nên lối ra bằng 1 vì vậy Q2 cũng chuyển trạng thái từ 0 lên 1. Bộ chỉ thị hiện số 100 . Quá trình tiếp diễn như vậy cho đến khi đếm đến 7 bộ chỉ thị quay về trạng thái đầu c/Bộ đếm đồng bộ 4 bit Còn gọi là bộ đếm đồng bộ Mod 16. Nó có sơ đồ nguyên lý như hình 6.11 và giản đồ xung như hình 6.10. Trước khi đếm ta nối các đầu ra Cl xuống đất để tất cả Trigger đều chỉ thị 0 bằng cách nhấn công tắc S1 . Hình 6.10: Sơ đồ logic bộ đếm tiến đồng bộ 4 bit Khi sườn sau của xung thứ nhất tác động vào, Q0 sẽ chuyển trạng thái từ 0 lên 1 (do J0 K0 luôn luôn ở trạng thái bập bềnh 1). Q1 , Q2 , Q3, vẫn giữ nguyên trạng thái. Bộ chỉ thị hiện số 0001. Khi sườn sau của xung thứ hai tác động vào, Q0 chuyển trạng thái về 0, Q1 chuyển trạng thái lên 1 vì trước đó Q0 đang ở trạng thái 1. Q2, Q3 giữ nguyên trạng thái 0. Bộ chỉ thị hiện số 0010. Khi sườn sau của xung thứ ba tác động vào, Q0 chuyển trạng thái lên 1, Q1 vẫn ở trạng thái 1 vì trước đó Q0 ở trạng thái 0. Q2, Q3 vẫn ở trạng thái 0. Bộ chỉ thị hiện số 0011. Khi sườn sau của xung thứ tư tác động vào, Q0 chuyển trạng thái về 0, Q1 cũng chuyển 102 trạng thái về 0 vì trước đó Q0 ở trạng thái 1, Q2 chuyển trạng thái lên 1 vì G1 có hai lối vào đều ở trạng thái 1 nên lối ra là 1 nên Q2 chuyển trạng thái, Q3 vẫn ở 0. Bộ chỉ thị hiện số 0100. Khi sườn sau của xung thứ 11 tác động vào, Q0 chuyển trạng thái từ 0 lên 1, Q1 vẫn giữ nguyên trạng thái vì trước đó Q0 ở trạng thái 0, Q2 giữ nguyên trạng thái 0. Trước đó cổng G1 có một đầu vào là 0 một đầu vào là 1 nên đầu ra là 0, Q2 giữ nguyên trạng thái. Q3 cũng giữ nguyên trạng thái 1 vì G2 có hai lối vào đều ở trạng thái 0 nên lối ra bằng 0, Q3 không chuyển trạng thái. Bộ chỉ thị hiện số 1011. 6.3. BỘ GHI DỊCH (Shift Register) Bộ ghi dịch còn gọi là thanh ghi dịch, có hai nhiệm vụ là lưu giữ tạm thời dữ liệu và dịch từng bit theo xung đồng hồ. Dữ liệu lưu trữ trong bộ ghi dịch, dưới tác dụng của xung dịch (shift) có thể tuần tự dịch trái hoặc dịch phải. Phần tử cấu thành bộ ghi dịch là các trigger D. Vì việc dịch được tiến hành đồng thời đối với mỗi phần tử, nên các trigger này hoạt động theo chế độ đồng bộ. Bộ ghi dịch đượcphân loại như sau: Theo cách dịch: Bộ ghi dịch một hướng (trái hoặc phải), bộ ghi dịch hai hướng (trái và phải), bộ ghi dịch vòng. Theo cách đưa tín hiệu vào và lấy tín hiệu ra: Bộ ghi dịch vào nối tiếp ra nối tiếp hoặc ra song song, bộ ghi dịch vào song song ra nối tiếp hoặc song song, bộ ghi dịch đa năng. 6.3.1. Bộ ghi dịch một hướng: Hình 6.11 là sơ đồ nguyên lý một bộ ghi dịch 4 bit. Dữ liệu đưa vào bên trái, dịch phải, lấy ra song song hoặc nối tiếp. Hình 6.11: Sơ đồ nguyên lý bộ ghi dịch một hướng Bộ ghi dịch một hướng trên dùng trigger D. Đầu ra Q của mỗi trigger được nối với đầu vào của trigger tiếp theo. Đầu tiên ta nối đất Cl để đưa các đầu ra Q về 0. Dữ liệu được đưa vào D của trigger thứ nhất. Khi sườn dương của xung đồng hồ xuất hiện, tín hiệu mã hoá được dịch vào trigger 1, đồng thời trạng thái của mỗi trigger cũng được dịch đến trigger tiếp theo. Giả sử ở đầu vào ta đưa từ mã 1101. Dưới tác dụng của xung dịch, quá trình dịch được 103 ghi ở bảng 6.3 Bảng 6.3: Quá trình ghi dịch từ mã 1101 trong bộ ghi dịch. Ck Từ mã trong bộ ghi dịch Số thứ tự Trigger 1 Trigger 2 Trigger 3 Trigger 4 0 1 2 3 4 0 1 1 0 1 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 Như vậy, sau 4 xung đồng hồ từ mã 1101 đã dịch vừa hết vào bộ ghi dịch. Lúc này ta có thể lấy ra 4 bit song song của từ mã 1101 ở 4 đầu ra Q của các trigger. Đầu ra Q0 của trigger cuối cùng có thể làm đầu ra nối tiếp của 1101, vì chỉ cần qua một thời gian 4 xung đồng hồ nữa thì ở đầu ra Q của trigger cuối sẽ có 4 bit nối tiếp dịch ra. Ta thấy bộ ghi dịch này có đầu vào nồi tiếp, đầu ra nối tiếp và song song. Một cách tổng quát ta có bảng trạng thái bộ ghi dịch 4 bit sau (bảng 6.4). Bảng 6.4: Bảng trạng thái bộ ghi dịch 4 bit Ck Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 0 0 0 0 D0 0 0 0 D1 D0 0 0 D2 D1 D0 0 D3 D2 D1 D0 0 D3 D2 D1 0 0 D3 D2 0 0 0 D3 Từ bảng trạng thái ta thấy: Nếu lấy ra song song thì sau 4 xung đồng hồ (tổng quát là n xung cho bộ ghi dịch n bit) dữ liệu đã được ghi vào bộ ghi. Nếu lấy ra nối tiếp ta cần 7 xung đồng hồ (tổng quát là n -1 xung cho bộ ghi dịch n bit). Như vậy bộ ghi dịch một hướng trên có thể đồng thời chuyển chuỗi tín hiệu từ nối tiếp sang song song hoặc làm trể chuỗi này đi n – 1 chu kỳ xung đồng bộ. 6.3.2. Bộ ghi dịch hai hướng: Bộ ghi dịch hai hướng có thể dịch phải hoặc dịch trái tùy theo tín hiệu điều khiển, bộ ghi dịch hai hướng có thêm một số cổng logic để thay đổi các mối liên lạc giữa các trigger, nhằm thay đổi hướng dịch. Hình 6.12 cho ta sơ đồ nguyên lý bộ ghi dịch hai hướng phải và trái. Việc thay đổi hướng dịch được tiến hành nhờ đầu vào điều khiển DK. Khi DK = 1 bộ ghi 104 dịch sẽ thực hiện dịch phải. Khi DK = 0 bộ ghi dịch sẽ thực hiện dịch trái. Hình 6.12: Sơ đồ nguyên lý bộ ghi dịch hai hướng 6.3.3.Bộ ghi dịch dùng vi mạch: Để thực hiện bộ ghi dịch, các nhà chế tạo vi mạch đã sãn xuất vi mạch 74194. Bộ ghi dịch này có 10 cửa vào và 4 cửa ra. (hình 6.13), ABCD là bốn đầu vào nạp song song. DSR và DSL là các đầu vào nạp nối tiếp. Đầu vào nối tiếp dịch phải DSR nạp số liệu vào vị trí A = Q3 rồi dịch Hình 6.13: Vi mạch ghi dịch 74194 phải. Đầu vào nối tiếp dịch trái DSL nạp số liệu vào vị trí D = Q0 rồi dịch trái. Đầu vào Cl xóa các trạng thái của trigger và cho về 0. Đầu vào xung nhịp CK sẽ khởi động cả 4 trigger khi xung nhịp chuyển từ thấp lên cao. Các đầu vào điều khiển sẽ điều khiển bộ ghi dịch dịch phải hoặc dịch trái. 6.3.4.Bộ ghi dịch làm bộ đếm vòng Bộ ghi dịch có nhiều ứng dụng trong mạch số. Một trong những ứng dụng của nó là bộ 105 đếm vòng. Mã đếm vòng là loại mã đơn giản về phương pháp mã hoá cũng như giải mã. Bảng 6.5 cho ta mã đếm vòng 10 bit. Bảng 6.5: Mã đêm vòng 10 bit Thập phân Mã đếm vòng 0 1 2 3 4 5 6 7 8 9 0000000001 0000000010 0000000100 0000001000 0000010000 0000100000 0001000000 0010000000 0100000000 1000000000 Từ bảng trạng thái ta thấy mỗi tổ hợp mã chỉ có một bit 1, các bit còn lại là bit 0. Như vậy khi đếm từ 0 đến 9, ta thấy ở đầu ra lần lượt lên 1, do đó việc đếm (giải mã) được tiến hành bằng cách dịch liên tiếp bit 1 từ phải qua trái. Hình 6.14 là sơ đồ nguyên lý bộ đếm vòng 4 bit Hình 6.14: Sơ đồ nguyên lý bộ đếm vòng 4 bit Dùng 4 bit nên có 16 tổ hợp xuất hiện: Trong đó đồ hình a được dùng vì phù hợp với mã vòng. Lấy Dn = Q0 bằng cách nối đầu ra Q0 vào D. Xung nhịp được đưa vào đồng thời đầu vào Ck của các trigger. 106 CHƯƠNG 7 CHUYỂN ĐỔI TÍN HIỆU 7.1.TÍN HIỆU TƯƠNG TỰ VÀ TÍN HIỆU SỐ Tín hiệu tương tự (analog) thường là những điện thế hoặc dòng điện có dạng biến thiên liên tục theo thời gian. Thông tin mà các tín hiệu tương tự muốn truyền đạt cho con người là biên độ của nó. Biên độ này là một hàm theo thời gian. u = f(t) i = g(t) Tùy theo dạng của f và g mà ta có thể kết luận được về bản chất của tín hiệu u, i trên. Tín hiệu liên tục có thể biến đổi một cách liên tục giữa các giá trị cực đại và cực tiểu của điện áp hay dòng điện. Tín hiệu số (digital) chứa thông tin ở vị trí các xung hay sự thay đổi đột ngột của biên độ (so với tín hiệu thời gian chuẩn) còn trị số tuyệt đối của biên độ xung không quan trọng. Tín hiệu số chỉ có hai mức gián đoạn (ứng với trạng thái của một mạch lật) của điện áp. Các thông tin cần xữ lý có thể ở dạng số hoặc dạng tương tự, nhưng khi tính toán hoặc xữ lý thông tin máy tính lại chỉ hoạt động theo cơ chế nhị phân. Vì vậy ta phải chuyển các tín hiệu không phải số thành số (ADC), sau khi tính toán, xữ lý xong các kết quả cần phải hiển thị theo tín hiệu tương tự nhờ bộ chuyển đổi số tương tự (DAC). Như vậy, bản chất của hai loại tín hiệu tương tự và số hoàn toàn khác nhau.Tín hiệu tương tự thường gặp trong thực tế do tính chất liên tục theo thời gian của nó phù hợp với các hiện tượng vật lý thông thường. Còn tín hiệu số thì chỉ xuất hiện trong các thiết bị số, thường được dùng như một hình thức trung gian rất thuận tiện trong việc đo lường, tính toán và xữ lý tín hiệu, nó thường không xuất hiện trực tiếp trong các hiện tượng thực tế. Để thực hiện việc ghép nối các hệ thống số với các thiết bị tương tự, chúng ta phải thực hiện việc chuyển đổi giữa hai loại tín hiệu này. 7.2. BỘ BIẾN ĐỔI SỐ - TƯƠNG TỰ 7.2.1. Khái niệm Bộ biến đổi Số - Tương tự DAC (Digital Analog Converter) có sơ đồ khối tổng quát như hình 7.1 Hình 7.1: Sơ đồ khối tổng quát bộ DAC 107 DAC tiếp nhận một mã số n bit nhị phân song song ở lối vào và biến đổi thành điện áp hoặc dòng điện tương ứng ở lối ra. Dòng điện hoặc điện áp ra từ DAC là hàm của mã số ở lối vào và có biến thiên phù hợp với mã số này. Điện áp Ui còn gọi là U chuẩn, đây là một điện áp một chiều (DCV) rất ổn định nằm trong DAC. Điện áp ra U0 có được là do sự phân chia điện áp một chiều này. Ta có bảng trạng thái của một DAC 4 bit (bảng 7.1). Bảng 7. 1: Bảng trạng thái DAC 4 bit Vào nhị phân Dòng A3 A2 A1 A0 8 4 2 1 Ra tương tự (V) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Từ bảng trạng thái ta có: Dòng 1: Tất cả các đầu vào đều là 0, đầu ra là 0 Volt . Dòng 2: Ứng với đầu vào A0 hoạt động ở mức 1, lúc đó đầu vào là A3 A2 A1 A0 là 0001 đầu ra cho ta 1 Volt . Dòng 3: Ứng với đầu vào A1 hoạt động ở mức 1, lúc đó đầu vào A3 A2 A1 A0 là 0010 đầu ra cho ta điện áp 2 volt. Dòng 5: Ứng với đầu vào A2 hoạt động ở mức 1, lúc đó đầu vào A3 A2 A1 A0 là 0100 đầu ra cho ta điện áp 4 volt. Dòng 9: Ứng với đầu vào A3 hoạt động ở mức 1, lúc đó đầu vào A3 A2 A1 A0là 1000 đầu ra cho ta điện áp 8 volt . 108 Như vậy cần có một sự cân bằng nào đó giữa các đầu vào A3 A2 A1 A0. Sự cân bằng này là 8 cho A3, 4 cho A2, 2 cho A1và 1 cho A0. Từ đó ta thấy một DAC phải có sơ đồ khối như hình 7.2. Hình7.2: Sơ đồ khối tổng quát một DAC DAC cấu tạo từ 3 phần chức năng: a/ Điện áp một chiều DCV chuẩn rất ổn định: DAC sẽ phân chia điện áp này theo các số nhị phân ở đầu vào, để có điện áp ra. b/ Lưới điện trở: Lưới được cân bằng về trị số thế nào đó cho thích hợp với các đầu vào nhị phân 8421. c/ Bộ khuếch đại tổng: Đưa từng điện áp ra theo bảng chân lý. Thông thường bộ khuếch đại tổng là một vi mạch thuật toán. Lưới điện trở sẽ làm thay đổi hệ số khuếch đại của mạch khuếch đại tổng, nhờ vậy ta có điện áp ra tương ứng. Như vậy, đầu vào DAC là những chuyển mạch tương tự, được điều khiển bởi các số nhị phân mà ta muốn chuyển đổi sang tương tự, khi số nhị phân ở mức 1 chuyển mạch tương ứng đóng lại, ở mức 0 thì mở ra. Các chuyển mạch này sẽ nối các điện trở tương ứng với vi mạch làm thay đổi hệ số khuếch đại của vi mạch và tạo nên dòng điện hoặc điện áp ở đầu ra tương ứng với mã số đầu vào. Đặc tuyến của một DAC lý tưởng với mã nhị phân 3 bit được mô tả ở hình 7.3. Hình 7.3: Đặc tuyến một DAC lý tưởng 3 bit 109 Đại lượng ra tương tự không liên tục mà rời rạc, bằng một trong tám giá trị có thể có. Mỗi giá trị ứng với một trong 8 tổ hợp của mã nhị phân 3 bit ở đầu vào. Với DAC 3 bit, điện áp ra từ 0 đến 10V (FS = 10V) điện áp ra cực đại có thể có được là 8,75V. Độ lớn của mỗi nấc điện áp ra ứng với sự chuyển dịch của một bit ở đầu vào là n2 FS , mỗi nất điện áp ra là 32 10V = 1,25V. Tuỳ từng ứng dụng ta dùng DAC với số bit khác nhau. DAC có số bit càng lớn thì khoảng cách điện áp mỗi nất càng nhỏ, độ phân giải càng cao. Cũng với FS = 10V DAC 8 bit sẽ có 256 mức điện áp khác nhau, mỗi nất điện áp là: 3,906 mV. 7.2.2. Bộ biến đổi số - tương tự loại điện trở trọng lượng (weighted resistor) Đây là phương pháp đơn giản nhất để xây dựng một bộ DAC. Mạch DAC loại điện trở trọng lượng gồm có một nguồn điện áp chuẩn, các khóa logic, các điện trở với trị số có tỷ lệ như sau: R, R/2, R/4, R/8 ... R/ 2n-1, một vi mạch tuyến tính làm nhiệm vụ khuếch đại tổng. Xét một bộ DAC 4 bit loại điện trở trọng lượng với sơ đồ nguyên lý như hình 7.4 Hình 7.4: Sơ đồ nguyên lý DAC 4 bit loại điện trở trọng lượng. Uin: Điện áp chuẩn một chiều rất ổn định. R1, R2, R3, R4: Lưới điện trở IC: Bộ khuếch đại tổng, đây là một vi mạch thuật toán Rf: điện trở hồi tiếp. K0, K1, K2, K3 Các khóa logic, khi tiếp nhận bit 0 khóa sẽ mở ra làm cho mạch hở, khi tiếp nhận bit 1 khóa đóng lại làm cho điện áp chuẩn Uin được nối với điện trở tương ứng R1, R2, R3 hoặc R4 Thông qua các khóa ta có thể thay đổi hệ số khuếch đại điện áp của vi mạch, nhờ vậy thay đổi được điện áp ra (Uo). Điện áp Uo này chính là tín hiệu tương tự tương ứng với tín hiệu 110 số ở đầu vào. Từ sơ đồ nguyên lý ta thiết lập bảng trạng thái cho DAC trên. Dòng 1 (0000): Tất cả khóa K đều tắt. Điện áp vào bằng 0 do đó điện áp ra bằng 0. Dòng 2 (0001): Khóa K0 nhận bit 1 nên đóng lại, ta tính điện áp ra của DAC : Hệ số khuếch đại điện áp của sơ đồ : 133,0 150000 20000 R RK in f u === Từ công thức tính điện áp ra của DAC : U0 = Uin x Ku = 3 x 0,133 # 0,4 V Dòng 3 (0010): Khóa K1 nhận bit 1 nên đóng lại. Tương tự như trên, ta có điện áp ra tương ứng: 0,8V3x0,266V 0,266 75000 20000K out u == == Dòng 5(0100): Khóa K2 nhận bit 1 nên đóng lại. Tương tự như trên, ta có điện áp ra tương ứng: 1,6V3x0,533V 0,533 37500 20000K out u == == Dòng 7 (0110): 2 khóa K1 và K2 cùng nhận bit 1 nên cùng đóng. Trường hợp này ta phải tính điện trở vào tương đương: 25000Ω RR RRR 32 23 in =+= 2,4V3x0,8V 0,8 25000 20000K out u == == Với phương pháp tính tương tự, ta có thể tính được điện áp ra cho tất cả các dòng còn lại. Từ các kết quả nhận được ở trên, ta viết bảng trạng thái của DAC này như bảng 7.2 Bảng 7.2: Bảng trạng thái DAC 4 bit Dòng Vào nhị phân A3 A2 A1 A0 Ra tương tự (V) 1 2 3 4 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0,4 0,8 1,2 111 5 6 7 8 9 10 11 12 13 14 15 16 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1,6 2,0 2,4 2,8 3,2 3,6 4,0 4,4 4,8 5,2 5,6 6,0 Ta cũng có thể dùng phương pháp sau để tính điện áp ra cho mỗi dòng: Từ sơ đồ nguyên lý ta thấy: Khi khóa K nào đó được nối với điện áp nguồn chuẩn Uin thì sẽ cung cấp cho vi mạch tuyến tính một dòng điện có cường độ: )2a...2a2a2(a R RUU 00 3n 3n 2n 2n 1n 1n fin ra ++++= −−−−−− (7.1) trong đó A0 ÷ An-1 có giá trị 0 hoặc 1 Thí dụ: Ở đầu vào tiếp nhận một thông tin số 4 bit 1011 (số 11), dưới tác dụng của các bit nhị phân này khóa K0, K1, K3 đóng lại, một dòng điện tổng Itg chảy qua vi mạch tuyến tính. Ta được : 8 R U 2 R U R UI chinintg ++= R U11.) R 8 R 2 R 1(UI inintg =++= Vậy Ura = ItgRf = fin RR U11 Thử lại bằng công thức tổng quát (7.1) ta có: Ura = Uin R R f (23 + 21 +20) = fin RR U11 Áp dụng công thức tổng quát (7.1) ta dễ dàng viết được bảng trạng thái của các DAC điện trở trọng lượng. Loại DAC điện trở trọng lượng có thể mở rộng cho các thông tin số có số bit cao hơn. 112 7.2.3. Bộ biến đổi số tương tự loại điện trở R - 2R Bộ DAC loại điện trở trọng lượng có ưu điểm là đơn giản, nhưng có khuyết điểm là độ chính xác và tính ổn định của kết quả phụ thuộc nhiều vào độ chính xác của các điện trở. Khi số bit thông tin số tăng lên thì trị số điện trở của lưới điện trở cũng tăng lên, trị số của các điện trở này phải có tỷ lệ nhất định, tuân theo quy luật 8 4 2 1 cho 4 bit. Chế tạo các điện trở có tỉ lệ đúng như trên rất khó khăn và tốn kém. Ngoài ra, điện áp ra còn phụ thuộc vào cả độ ổn định của điện áp vào. Giải quyết các khuyết điểm của DAC loại điện trở trọng lượng, người ta chế tạo loại DAC R - 2 R. Lưới điện trở của loại này không đòi hỏi tỷ lệ trị số của các điện trở, Các điện trở của lưới điện trở chỉ có 2 trị số là R và 2R (ví dụ 10 kΩ và 20 kΩ) và được gọi là lưới chia điện thế. Độ chính xác của DAC chỉ còn phụ thuộc vào độ ổn định điện áp của nguồn điện vào. Khuyết điểm của loại này là số lượng điện trở nhiều hơn so với DAC loại điện trở trọng lượng với cùng số bit. Hình 7.5 là sơ đồ nguyên lý một DAC 5 bit loại R- 2R. Hình 7.5: Sơ đồ nguyên lý DAC 5 bit loại R-2R Từ sơ đồ nguyên lý ta thấy đối với DAC R – 2R, các khóa K luôn luôn nối đất dù thông tin số có bit 1 hay là bit 0. Khi ở bit 0 khóa K nối đất thật sự, còn khi ở bit 1 khóa K nối đất qua đầu vào của bộ khuếch đại tổng. Như vây, dòng điện qua các điện trở nối với khóa K có giá trị cố định đối với mỗi điện trở, không phụ thuộc vào trạng thái của các khóa K. Cũng như DAC điện trở trọng lượng, DAC R – 2R sử dụng nhiều khóa K, thông tin số có bao nhiêu bit ta phải dùng bấy nhiêu khóa K. Khi nhận trạng thái 1 khóa K đấu vào Uin, khi nhận trạng thái 0 khóa K 113 nối đất. Lưới điện trở của DAC R- 2R có thể vẽ theo mạng điện trở hình T. Sơ đồ nguyên lý của DAC trên có thể vẽ lại như hình 7.6 Hình 7.6: Sơ đồ nguyên lý DAC 5 bit R- 2R Gọi Itg là dòng điện tổng chảy qua vi mạch khi các khóa K tương ứng với số nhị phân đầu vào đóng lại, Ta có: Ura = ItgRf Một cách tổng quát với một DAC R – 2R n bit (từ A0 cho đến An-1) ta có thể tính theo công thức sau: )2a...2a2(a R2 RUU 002n2n1n1nn f inra +++= −−−− (7.2) Trong đó A0 ÷ An-1 có giá trị 0 hoặc 1 Thí dụ: Ở đầu vào DAC tiếp nhận số nhị phân 5 bit 10101 (số 21). Ta có bit có trọng lượng nhỏ nhất là 1 nên chuyển mạch 20 nối với Uin và dòng điện do nó cung cấp cho vi mạch tuyến tính: 32R U 2R 1. 16 U)I(2 inin0 == 8R U 2R 1. 4 U)I(2 inin2 == 2R U 2R 1. 1 U)I(2 inin4 == Itg = I(20) + I(22) + I(24) = )2R 1 8R 1 32 1(Uin ++ Mà Ura = Rf Itg Nên ) 2R 1 8R 1 32 1(RUU finra ++= = )32R 21(RU fin Nghiệm lại bằng công thức tổng quát 7.2 114 ) 32R 21(UR)22(2 R2 RUU inf 024 5 f inra =++= 7.2.4.Độ phân giải Độ phân giải của 1 DAC là một đặc trưng quan trọng, được đo bằng số bit tín hiệu vào hay đo bằng  của bước nhảy đầu ra so với toàn thang. Thí dụ: DAC 4 bit thì bước nhảy cực tiểu của điện áp đầu ra là 1/15 của toàn thang . Ta có biểu thức xác định độ phân giải  : x100 12 1R n00e −= với n là số bit của tín hiệu vào . Đối với DAC 4 bit ta có 0040 0 e 6,7x10012 1R =−= Nghĩa là đối với mỗi một giá trị nhị phân, điện áp ra của DAC biến đổi 6,7% điện áp cực đại đầu ra . Tương tự độ phân giải của DAC 5 bit : 0050 0 e 3,2x10012 1R =−= Như vậy so với DAC 4 bit, DAC 5 bit có độ phân giải cao hơn. Một DAC còn được đánh giá bằng độ chính xác, độ tuyến tính và tốc độ hoạt động. 7.2.5: Vi mạch chuyển đổi số - tương tự. Để thực hiện việc chuyển đổi số - tương tự, ta có thể dùng vi mạch AD75421. Đây là vi mạch 12 bit CMOS loại R – 2R, nó có sơ đồ chân như hình 7.7 Hình 7.7: Sơ đồ chân vi mạch ADC AD7541 115 7.3. BỘ BIẾN ĐỔI TƯƠNG TỰ - SỐ 7.3.1 Khái niệm Các thông tin (điện áp, dòng điện ...) thường ở dưới dạng tương tự, muốn tiện cho việc xữ lý ta phải biến đổi sang dạng số, việc biến đổi này thực hiện nhờ bộ biến đổi tương tự - số ADC (Analog Digital Converter), nghĩa là một điện áp liên tục bất kỳ ở đầu vào sẽ cho ta tín hiệu số tương ứng ở đầu ra (Hình 7.8) Hình 7.8: Bộ biến đổi tương tự - số Xung nhịp: Do một máy phát xung có tần số không đổi tạo ra, các xung này sẽ đưa vào cổng G. Lối vào tương tự: Nơi nhận điện áp tương tự cần biến đổi thành số. Quá trình biến đổi tín hiệu số sang tương tự được minh hoạ bởi đặc tuyến truyền đạt của một DAC 3 bit như hình 7.9. Tín hiệu tương tự UA được chuyển thành một tín hiệu có dạng bậc thang đều. Với đặc tuyến truyền đạt như vậy, một phạm vi giá trị của UA được biểu diễn bằng một giá trị đại diện bằng số thích hợp. Các giá trị đại diện bằng số là các giá trị rời rạc. Với một Hình 7.9: Đặc tuyến truyền đạt của bộ chuyển đổi tương tự - số ADC N bit thì mỗi nất trên hình thang chiếm một giá trị: 1 max 2 − == NALSB UUQ 116 Với UAmax là giá trị cực đại của điện áp tương tự ở đầu vào bộ chuyển đổi. Giá trị của ULSB hoặc Q gọi là mức lượng tử (một nất của hình thang). Tín hiệu số nhận được ở đầu ra là tín hiệu rời rạc, nên trong quá trình chuyển đổi sẽ xuất hiện một sai số gọi là sai số lượng tử ∆uQ. 2 Q ΔUQ = 7.3.2 Bộ biến đổi Tương tự - Số ADC: Bộ chuyển đổi tương tự - số ADC thường có sơ đồ nguyên lý như sau (Hình 7.10) Hình 7.11: Sơ đồ khối bộ chuyển đổi tương tự - số ADC Một máy phát xung có tần số không đổi, cung cấp các xung cho cổng G. Cổng này chỉ mở khi lối ra bộ so sánh điện áp là 1. Số xung sau khi qua cổng sẽ được đếm bởi bộ đếm cơ số 2, ngõ ra của bộ đếm cũng là lối ra của ADC, đây cũng chính là tín hiệu số tương ứng với tín hiệu tương tự cần chuyển đổi. Số nhị phân ở lối ra của bộ đếm còn được đưa vào bộ biến đổi Số - Tương tự DAC. Lối ra của DAC sẽ là một điện áp hồi tiếp tỉ lệ với số xung qua cổng. Chừng nào mà điện áp hồi tiếp Uf còn nhỏ hơn điện áp tương tự UA cần biến đổi thì cổng còn mở cho xung vào bộ đếm. Khi điện áp hồi tiếp lớn hơn hoặc bằng điện áp tương tự cần biến đổi thì lối ra của bộ so sánh bằng 0 và cổng G đóng lại không cho xung nhịp vào bộ đếm. Do đó số đếm ghi được ở máy đếm là một số nhị phân biểu điễn điện áp tương tự ở lối vào. Bảng 7.3 cho ta bảng trạng thái của một ADC 4 bit Bảng 7.3: Bảng trạng thái của ADC 4 bit Dòng Vào tương tự (V) Ra nhị phân A3 A2 A1 A0 1 2 3 4 0 0,2 0,4 0,6 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 117 5 6 7 8 9 10 11 12 13 14 15 16 0,8 1,0 1,2 1,4 1,6 1,8 2,0 2,2 2,4 2,6 2,8 3,0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Để biết được hoạt động của ADC trên, ta giả thiết đưa vào đầu vào biến đổi một điện áp 0,75 Volt. Theo bảng chân lý đầu ra sẽ là 0100. Giả sủ bảng trạng thái của DAC có trong cấu trúc của ADC như bảng 7.4, ta phân tích các chu kỳ xảy ra trong ADC đang khảo sát. Các chu kỳ này thực tế xảy ra rất nhanh (Bảng 7.5). Bảng 7.4: Bảng trạng thái của DAC trong cấu trúc của ADC đang khảo sát. Vào nhị phân Dòng A3 A2 A1 A0 8 4 2 1 Ra tương tự (V) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0 2,2 2,4 2, 6 118 15 16 1 1 1 0 1 1 1 1 2, 8 3, 0 Bảng 7.5: Mô tả hoạt động của một ADC Chu kỳ Đơn vị Trạng thái hiện tại của các đầu vào Kết quả ở đầu ra 1 2 3 4 5 Bộ so sánh Cổng Và Bộ đếm Bộ hiện số ADC Bộ so sánh Cổng VÀ Bộ đếm Bộ hiện số DAC Bộ so sánh Cổng VÀ Bộ đếm Bộ hiện số DAC Bộ so sánh Cổng VÀ Bộ đếm Bộ hiện số DAC Bộ so sánh Cổng VÀ Bộ đếm A = 0,75 V , B = 0 V A > B E =1, C = 1 Nhận xung nhịp thứ nhất Đầu ra A hoạt động Nhận số nhị phân 0001 A = 0,75 V , B = 0,2V A > B E = 1, C = 1 Nhận xung nhịp thứ hai Đầu B hoạt động 0010 A = 0,75 V , C = 0,4V A > B E = 1, B = 1 Nhận xung nhịp thứ ba Đầu A và B hoạt động Nhận số nhị phân 0011 A = 0,75 V , C = 0,6V A > B E = 1, B = 1 Nhận xung nhịp thứ tư Đầu C hoạt động Nhận số nhị phân 0100 A = 0,75 V , B = 0,8V A < B E E = 1, C = 0 Không nhận được xung nhịp C = 1 F = 1 cổng VÀ mở Đếm xung nhịp thứ nhất Hiễn thị 0001 Điện áp ra: 0,2V C = 1 F = 1 cổng VÀ mở Đếm xung nhịp thứ hai Hiễn thị 0010 Điện áp ra: 0,4V C = 1 F = 1 cổng VÀ mở Đếm xung nhịp thứ ba Hiễn thị 0011 Điện áp ra: 0,6V C = 1 F = 1 cổng VÀ mở Đếm xung nhịp thứ tư Hiễn thị 0100 Điện áp ra: 0,8V C = 0 F = 0 cổng VÀ đóng lại Bộ đếm dừng đếm 119 Bộ hiện số DAC Đầu C vẫn hoạt động Vẫn nhận số nhị phân 0100 Vẫn hiển thị 0100 Điện áp ra : 0,8V Ở chù kỳ 1, bộ so sánh có A = 0,75 V , B = 0V, đầu ra của bộ so sánh ở mức 1, theo tính chất của cổng VÀ, ta có lối ra của nó ở mức 1 (cả 2 lối vào đều bằng 1). Cổng VÀ cho xung đếm thứ nhất đi vào bộ đếm. Bộ đếm tăng lên 1 (đếm đến 0001). Bộ chỉ thị số hiện số 0001. Bộ biến đổi số tương tự (DAC) nhận số 0001 ở đầu vào cho một điện áp tương ứng 0,2 Volt ở lối ra (xem bảng 7.5). Điện áp này là điện áp hồi tiếp được đưa về đầu vào B của bộ so sánh. Các chu kỳ tiếp theo cũng tương tự như vậy, cho đến chu kỳ thứ 4 thì điện áp hồi tiếp lấy ra từ bộ biến đổi DAC là 0,8 V. Chu kỳ thứ 5 như sau: Bộ so sánh có đầu A = 0,75 V và đầu B = 0,8 V. Vậy A < B nên lối ra của bộ so sánh C= 0. Cổng VÀ có một lối vào nhận mức thấp, đầu ra ở mức 0, cổng VÀ đóng lại, bộ đếm nhị phân không nhận được xung đếm, nó dừng đếm ở 0100. Như vậy khi cho ADC nhận một điện áp tương tự 0,75 V ở lối vào, ta sẽ nhận được số nhị phân 0100 ở lối ra. Bộ biến đổi ADC trên là 4 bit, cũng như DAC ta cũng có ADC có độ phân giải là 8 bit và 12 bit được dùng rất phổ biến. 120 TÀI LIỆU THAM KHẢO -Võ Tri An.1996. Kỹ thuật điện tử số ứng dụng. NXB Khoa học Kỹ thuật, Hà nội. -Đặng Văn Chuyết. 2002. Điện tử số. NXB Giáo dục, Hà nội -Nguyễn Khang Cường. 1987. Kỹ thuật mạch vi. NXB Khoa học Kỹ thuật, Hà nội. -Phan văn Đường. 2001 Vi mạch - Điện tử số . ĐHSP Huế -Lương Ngọc Hải. 2004. Kỹ thuật Xung - số . NXB Giáo dục, Hà nội. -Huỳnh Đắc Thắng.1986. Kỹ thuật số thực hành . NXB Khoa học Kỹ thuật, Hà nội. -Nguyễn Thuỳ Vân. 2001. Kỹ thuật số. NXB Khoa học kỹ thuật, Hà nội. -Phạm Minh Việt - Trần Công Nhượng.1999. Kỹ thuật mạch điện tử phi tuyến. NXB Giáo dục, Hà nội -V.T.Frolkin.1982. Pulse Circuits. Mir Puplishers, Moscou -Roger L.Tokheim. 1995. Digital Electronic. Mc Graw Hill book, NewYork -Victor H. Grinch. 1977. Introduction to Intergrated Circuits. Mc Graw Hill book, NewYork - Motorola. 1992. Digital IC data book - Microsoft Encarta Reference Library 2002 -Lạc Việt tự điển 2002 - 121 MỤC LỤC CHƯƠNG 1 VI MẠCH ( I.C.) ............................................................................... 2 1.1. KHÁI NIỆM MỞ ĐẦU................................................................................................................ 2 1.2. ĐẠI CƯƠNG VỀ VI MẠCH ...................................................................................................... 3 1.2.1. Cấu tạo.................................................................................................................................... 3 1.2.2.Lịch sử vi mạch ....................................................................................................................... 5 1.2.3.Vỏ ngoài của vi mạch.............................................................................................................. 8 1.3.VI MẠCH TUYẾN TÍNH .......................................................................................................... 10 1.3.1. Ký hiệu : Vi mạch tuyến tính có ký hiệu như hình 1.10 ....................................................... 10 1.3.2. Mạch khuếch đại vi sai ........................................................................................................ 11 1.3.3 Sơ đồ nguyên lý một vi mạch tuyến tính:............................................................................. 12 1.3.4. Các cách mắc cơ bản của vi mạch tuyến tính: ................................................................... 14 1.3.5. Ứng dụng của Vi mạch thuật toán để thực hiện các phép tính cơ bản:............................ 15 1.3.6. Ứng dụng vào các bộ khuếch đại ........................................................................................ 17 1.4.VI MẠCH LOGIC ...................................................................................................................... 22 1.4.1. Tổng quan: ........................................................................................................................... 22 1.4.3 Một số IC số thông dụng....................................................................................................... 24 CHƯƠNG 2 CƠ SỞ TOÁN HỌC CỦA ĐIỆN TỬ SỐ ......................................................... 26 2.1 KHÁI NIỆM VỀ THÔNG TIN VÀ MÃ ................................................................................... 26 2.1.1 Thông tin : ............................................................................................................................. 26 2.1.2.Phân loại thông tin ............................................................................................................... 26 2.1.3. Mã ( code ) ............................................................................................................................ 27 2.2. CÁC HỆ THỐNG ĐẾM SỐ : ................................................................................................... 27 2.2.1. Định nghĩa : ......................................................................................................................... 27 2.2.2. Nguyên lý chung của các hệ đếm :...................................................................................... 29 2.2.3. Phương pháp chuyển đổi giữa các hệ đếm :....................................................................... 30 2.3. CÁC MÃ NHỊ PHÂN ĐẶC BIỆT ............................................................................................ 32 2.3.1. Mã BCD (Binary Coded Decimal )...................................................................................... 33 2.3.2. Mã Gray ................................................................................................................................ 34 2.3.3. Mã đếm vòng ........................................................................................................................ 35 2.3.4. Mã ký tự................................................................................................................................ 35 2.4. CÁC PHÉP TÍNH SỐ HỌC TRONG HỆ NHỊ PHÂN .......................................................... 37 2.4.1. Phép cộng nhị phân ............................................................................................................. 37 2.4.2. Phép trừ nhị phân ................................................................................................................ 37 2.4.3. Phép nhân nhị phân ............................................................................................................ 39 2.4.4. Phép chia nhị phân .............................................................................................................. 40 2.5. PHÉP CỘNG BCD..................................................................................................................... 40 2.5.1: Cộng hai mã BCD có kết quả nhỏ hơn 10: ........................................................................ 40 2.5.2. Cộng hai mã BCD có kết quả lớn hơn 9 ............................................................................. 41 2.5.3. Phép cộng BCD có dấu ........................................................................................................ 41 2.6. CÁC HÀM ĐẠI SỐ LOGIC ..................................................................................................... 42 2.6.1. Định nghĩa về đại số Logic :............................................................................................... 42 2.6.2. Các toán tử Logic ................................................................................................................. 43 2.6.3. Giãn đồ Venn ....................................................................................................................... 44 2.6.4. Phương pháp biểu diễn hàm logic ...................................................................................... 44 122 CHƯƠNG 3 CÁC CỔNG LOGIC ........................................................................ 50 3.1.KHÁI NIỆM CHUNG ................................................................................................................ 50 3.2 CÁC CỔNG LOGIC CƠ SỞ: .................................................................................................... 50 3.2.1. Cổng HOẶC (OR) ............................................................................................................... 50 3.2.2.Cổng VÀ (AND) .................................................................................................................... 51 3.2.3.Cổng KHÔNG (NO) .............................................................................................................. 51 3.3. CÁC CỔNG LOGIC GHÉP ..................................................................................................... 52 3.3.1.Cổng KHÔNG VÀ (NAND) .................................................................................................. 52 3.3.2.Cổng KHÔNG HOẶC ( NOR ) ........................................................................................... 52 3.4. CỔNG KHÁC DẤU ................................................................................................................... 52 3.4.1 Cổng HOẶC loại trừ ( Exclusive OR ) ................................................................................ 52 3.4.2 Cổng KHÔNG HOẶC loại trừ (Exclusive NOR )............................................................... 53 3.5. CỔNG LOGIC 3 TRẠNG THÁI TS (THREE STATE) ........................................................ 55 3.6 CÁC MẠCH LOGIC CƠ BẢN ................................................................................................. 57 3.6.1. Họ DDL (Diode Diode Logic).............................................................................................. 57 3.6.2 Họ Logic DTL (Diode Transistor Logic) ............................................................................. 57 3.6.3. Họ logic RTL (Resistor Transistor Logic) .......................................................................... 58 3.6.4. Cổng logic họTTL (Transistor Transistor Logic) ............................................................... 59 3.6.5 Cổng logic họ ECL ( Emitter Coupled Logic )..................................................................... 60 3.7. CỔNG LOGIC CÓ ĐẦU RA 3 TRẠNG THÁI TS (THREE STATE): ............................... 61 3.8.CÁC KHỐI CỔNG LOGIC THÔNG DỤNG .......................................................................... 62 3.8.1: Vi mạch logic loại TTL/LS:................................................................................................. 62 3.8.2: Vi mạch logic loại CMOS:................................................................................................... 63 CHƯƠNG IV TRIGGER .............................................................................. 64 CHƯƠNG IV TRIGGER .................................................................................. 64 4.1 KHÁI NIỆM CHUNG: ............................................................................................................... 64 4.1.1.Mô tả Trigger và hoạt động .................................................................................................. 64 4.1.2.Hoạt động của Trigger.......................................................................................................... 64 4.1.3.Phân loại trigger ................................................................................................................... 66 4.3. TRIGGER RS (RSFF SET - RESET FLIP FLOP ) .............................................................. 67 4.3.1. RSFF điều khiển trực tiếp:.................................................................................................. 67 4.3.2. RSFF điều khiển đồng bộ: .................................................................................................. 68 4.3.3: Phương trình đặc trưng của RSFF: ................................................................................... 69 4.4. TRIGGER JK (JUMP KEEP FLIP FLOP) ............................................................................ 70 4.4.1 Ký hiệu: ................................................................................................................................. 70 4.4.2 Sơ đồ logic: ............................................................................................................................ 70 4.4.3.Tác dụng của các đầu vào đặc biệt: ..................................................................................... 71 4.5.TRIGGER D (DELAY FLIP FLOP ) ....................................................................................... 72 4.5.1. Ký hiệu: ................................................................................................................................ 72 4.5.2. Sơ đồ logic: ........................................................................................................................... 72 4.5.3.Tạo DFF từ JKFF: ............................................................................................................... 73 4.6.TRIGGER T (TOGGLE) ........................................................................................................... 73 4.6.1. Ký hiệu: ................................................................................................................................ 73 4.6.2. Tạo TFF từ JKFF:............................................................................................................... 74 4.7: TRIGGER CHỦ - TỚ (MASTER – SLAVE) ......................................................................... 74 4.7.1: Khái niệm:............................................................................................................................ 74 123 4.7.2. RSFF chủ tớ:........................................................................................................................ 75 CHƯƠNG 5 CÁC HỆ LOGIC TỔ HỢP ...................................................................... 77 5.I. KHÁI NIỆM............................................................................................................................ 77 5.2. MÃ HOÁ ................................................................................................................................. 78 5.2.1Khái niệm: .............................................................................................................................. 78 5.2.2.Bộ mã hóa thập phân- BCD77 ............................................................................................. 78 5.2.3.Bộ mã hóa bát phân – nhị phân ........................................................................................... 81 5.3. GIẢI MÃ ..................................................................................................................................... 81 5.3.1 Khái niệm .............................................................................................................................. 81 5.3.2. Bộ giải mã nhị-bát phân ...................................................................................................... 81 5.3.3. Bộ giải mã BCD ra thập phân ............................................................................................. 82 5.4. CÁC HỆ CHUYỂN ĐỔI MÃ.................................................................................................... 83 5.4.1.Bộ chuyển đổi mã BCD ra mã 7 thanh (seven segment)..................................................... 83 5.4.2.Chuyển đổi mã hệ 2 – Gray .................................................................................................. 86 5.4.3.Chuyển đổi mã Gray sang nhị phân .................................................................................... 87 5.5. BỘ SO SÁNH: ............................................................................................................................ 88 5.5.1: Khái niệm:............................................................................................................................ 88 5.5.2.Bộ so sánh hai số nhị phân 1 bit .......................................................................................... 88 5.6 MẠCH SỐ HỌC: ........................................................................................................................ 90 5.6.1. Mạch bán cộng ..................................................................................................................... 90 5.6.2.Mạch cộng toàn phần (full Adder) ....................................................................................... 91 CHƯƠNG 6 HỆ LOGIC TUẦN TỰ ........................................................................... 94 6.1.KHÁI NIỆM ............................................................................................................................ 94 6.1.KHÁI NIỆM ................................................................................................................................ 94 6.2. BỘ ĐẾM ..................................................................................................................................... 94 6.2.1: Bộ đếm không đồng bộ ........................................................................................................ 95 6.2.2.bộ đếm đồng bộ ..................................................................................................................... 99 6.3. BỘ GHI DỊCH (Shift Register)............................................................................................... 102 6.3.1. Bộ ghi dịch một hướng: ..................................................................................................... 102 6.3.2. Bộ ghi dịch hai hướng: ...................................................................................................... 103 6.3.3.Bộ ghi dịch dùng vi mạch:.................................................................................................. 104 6.3.4.Bộ ghi dịch làm bộ đếm vòng ............................................................................................. 104 CHƯƠNG 7 CHUYỂN ĐỔI TÍN HIỆU ............................................................. 106 7.1.TÍN HIỆU TƯƠNG TỰ VÀ TÍN HIỆU SỐ ........................................................................... 106 7.2. BỘ BIẾN ĐỔI SỐ - TƯƠNG TỰ ........................................................................................... 106 7.2.1. Khái niệm ........................................................................................................................... 106 7.2.2. Bộ biến đổi số - tương tự loại điện trở trọng lượng (weighted resistor) ......................... 109 7.2.3. Bộ biến đổi số tương tự loại điện trở R - 2R ..................................................................... 112 7.2.4.Độ phân giải ........................................................................................................................ 114 7.2.5: Vi mạch chuyển đổi số - tương tự. .................................................................................... 114 7.3. BỘ BIẾN ĐỔI TƯƠNG TỰ - SỐ ........................................................................................... 115 7.3.1 Khái niệm ............................................................................................................................ 115 7.3.2 Bộ biến đổi Tương tự - Số ADC: ........................................................................................ 116