Thiết kế hệ điêu khiển số su dung VDK va PLC

Một trong những vấn đề của bộ điều khiển PID theo sơ đồnh- trên hình 6 là quá trình tích phân đến cùng (integral windup) của bộ điều khiển gây nên hiện t-ợng quá hiệu chỉnh trong thời gian dài đối với phản ứng đầu ra của hệ thống. Để tránh hiện t-ợng này chúng ta phải khống chế đầu ra của bộ điều khiển nằm trong phạmvi cho phép từ giá trị nhỏ nhất đến giá trị lớn nhất. Vấn đề thứ hai của bộ điều khiển PID theo sơ đồ nh- trên hình 4.3 xuất phát từ quá trình vi phân của bộ điều khiển khi giá trị đặt thay đổi đáng kể làm cho tín hiệu sai lệch cũng thay đổi theo. Trong tr-ờng hợp nh- vậy, thành phần vi phân sẽ gây nên hiện t-ợng giật (kick) của đầu ra bộ điều khiển. Để khắc phục hiện t-ợng này, chúng ta cần thiết chuyển thành phần vi phân tới vòng phản hồi nh- hình 4.4. Thành phần tỷ lệ cũng có thể gây nên hiện tựơng t-ơng tự nên thành phần này cũng đ-ợc chuyểntới vòng phản hồi. Khi thiết kế các bộ điều khiển số, chúng ta cần phải quantâm đến việc chọn khoảng thời gian lấy mẫu. Mội cách đơn giản, chúng ta có thể chọn các mẫu với tốc độ càng nhanh càng tốt. Tuy nhiên, tốc độ lấy mẫu nhanh có thể gây nên một sự lãng phí không cần thiết cho phần cứng. Có nhiều quy tắc thực nghiệm để chọn chu kỳ lấy mẫu. Ví dụ, đối với một hệ thống có phản ứng vòng hở đ-ợc làm gần đúng theo ph-ơng pháp Ziegler-Nichols thì chu kỳ lầy mẫu nên nhỏ hơn 1/4 thời gian tăng 1 T .