Tổng quan giao diện máy tính - Thiết kế giao diện USB sử dụng chip FT245BM

iệu. Sự kết thúc của giao dịch PCI có thể được bắt đầu bởi đối tượng điều khiển hoặc đối tượng bị điều khiển. Trong thực tế không thể dừng quá trình giao dịch đơn phương. Phần còn lại của đối tượng điều khiển trong sự điều khiển cuối cùng và mang lại tất cả các quá trình giao dịch có thứ tự và có tính hệ thống. Tất cả quá trình giao dịch sẽ được kết thúc khi tín hiệu FRAME# và IRDY# được chuyển về mức không tích cực. 1.3.7.1. Đối tượng điều khiển bắt đầu sự kết thúc quá trình giao dịch. Cơ cấu kỹ thuật sử dụng trong đối tượng điều khiển bắt đầu kết thúc quá trình giao dịch trong khi tín hiệu FRAME# ở mức không tích cực và tín hiệu IRDY# ở mức tích cực. Những tín hiệu này chỉ cho đối tượng bị điều khiển biết rằng giai đoạn dữ liệu cuối cùng được tiến hành. Quá trình trao đổi dữ liệu cuối cùng xảy ra khi cả 2 tín hiệu IRDY# và TRDY# ở mức tích cực. Quá trình giao dịch hoàn thành khi cả 2 tín hiệu FRAME# và IRDY# ở mức không tích cực (trạng thái bus rỗi). Đối tượng điều khiển bắt đầu thực hiện quá trình giao dịch cuối cùng với 2 lý do sau: * Một là: Sự hoàn thành quá trình giao dịch khi đối tượng điều khiển có sự kết thúc giao dịch như mong muốn. * Hai là: Thời gian ấn định cho sự kết thúc giao dịch khi tín hiệu GNT# của đối tượng điều khiển ở mức không tích cực và bên trong bộ định thời trễ mất hiệu lực. Ở hình 1.11 ta thấy giai đoạn dữ liệu cuối cùng được hoàn tất khi tín hiệu FRAME# ở mức không tích cực và cả hai chân tín hiệu IRDY#, TRDY# ở mức tích cực. Như vậy, bus có trạng thái rỗi khi tín hiệu IRDY# không ở mức 30 tích cực, điều đó chỉ xảy ra ở xung clock thứ 4. Lưu ý: Tín hiệu TRDY# không được yêu cầu ở mức tích cực tại xung clock thứ 3. Trên hình bên trái tín hiệu FRAME# ở mức không tích cực tại xung clock thứ 3 bởi vì bộ định thời mất hiệu lực và đối tượng điều khiển sẵn sàng cho quá trình truyền dữ liệu cuối cùng. T.O T.O 1 2 3 4 1 2 3 4 CLK GNT# FRAME# IRDY# TRDY# Hình 1.11: Đối tượng điều khiển bắt đầu kết thúc trao đổi. Tín hiệu FRAME# và IRDY# có quan hệ mật thiết với nhau trong tất cả các quá trình giao dịch. Tín hiệu FRAME# có thể ở mức không tích cực trước khi tín hiệu IRDY# ở mức tích cực. Cầu nối bus chủ trong hệ thống PC tương thích phải trở về xung thứ nhất trên một quá trình giao dịch đọc và loại bỏ dữ liệu trên một quá trình giao dịch khi đã kết thúc với Master - abort. 1.3.7.2. Đối tượng bị điều khiển bắt đầu sự kết thúc quá trình giao dịch. Có 3 kiểu đối tượng bị điều khiển bắt đầu sự kết thúc giao dịch: + RETRY: Nó được đưa vào kết thúc yêu cầu trước khi bất kỳ dữ liệu nào được truyền đi bởi đối tượng bị điều khiển và tạm thời không cho phép tiến hành giao dịch. Điều kiện này có thể xảy ra bởi vì đối tượng bị điều khiển không có độ trễ ban đầu như yêu cầu. Retry là một trường hợp đặc biệt của sự 31 ngưng kết nối không cần quan tâm đến quá trình trao đổi dữ liệu cuối cùng đã kết thúc hay chưa. + DESCONET: Yêu cầu cuối cùng sau khi dữ liệu được truyền tại giai đoạn dữ liệu đầu bởi vì đối tượng bị điều khiển không cho phép đáp ứng trong phạm vi độ trễ được yêu cầu. Lưu ý là Disconect # Retry. + TAGERT - ABORT: Là yêu cầu kết thúc bất thường bởi vì đối tượng bị điều khiển đã tìm ra một sai số tiền định hoặc nó không cho phép hoàn thành yêu cầu của đối tượng điều khiển. Ví dụ khi đối tượng điều khiển yêu cầu đọc dạng DWORD tất cả các Byte trong không gian địa chỉ vào/ra, nhưng đối tượng bị điều khiển được thiết kế chỉ để trao đổi dạng byte. Từ đó đối tượng bị điều khiển không thể hoàn thành yêu cầu, nó kết thúc yêu cầu với Tagert - abort. 1.3.7.3. Ngưng kết nối không cần sự kết thúc nhịp dữ liệu. 1 2 3 4 5 6 7 8 D at a tr an fe r D at a tr an fe r Data Phase Data Phase Data Phase Data Phase CLK FRAME# IRDY# TRDY# STOP# DEVSEL# Hình 1.12: Ngưng kết nối dạng thứ 1 Hình 1.12 chỉ ra cho ta thấy một quá trình giao dịch bị chấm dứt với việc ngưng kết nối không cần đến sự kết thúc nhịp dữ liệu. Một quá trình giao dịch bắt đầu khi tín hiệu FRAME# ở mức tích cực trên xung clock thứ 2 và chân IRDY# ở mức tích cực trên xung clock thứ 3. 32 Đối tượng điều khiển đang yêu cầu truyền khối dữ liệu bởi vì cả hai tín hiệu FRAME# và IRDY# đều được ở mức tích cực trên xung clock thứ 3. Đối tượng bị điều khiển khẳng định sự giao dịch thông qua tín hiệu DEVSEL# tại xung clock thứ 4. Nhịp dữ liệu đầu tiên hoàn thành trên xung clock thứ 4 và nhịp thứ hai hoàn thành trên xung clock thứ 5. Tại xung clock thứ 6 đối tượng điều khiển muốn tiếp tục truyền dữ liệu bởi vì cả 2 tín hiệu FRAME# và IRDY# vẫn còn ở mức tích cực. Tuy nhiên đối tượng bị điều khiển không thể hoàn thành bất cứ nhịp dữ liệu nào nữa và tại xung clock thứ 6 thì chân STOP# ở mức tích cực còn chân TRDY# không ở mức tích cực. Khi đó thì chân IRDY# và STOP# đều ở mức tích cực tại xung clock thứ 6, lúc đó nhịp dữ liệu thứ 3 hoàn thành. Đối tượng bị điều khiển vẫn tiếp tục giữ tín hiệu STOP# ở mức tích cực vì tín hiệu FRAME# vẫn còn ở mức tích cực tại xung clock thứ 6. Nhịp thứ 4 và là nhịp dữ liệu cuối cùng được hoàn thành tại xung clock thứ 7. Bus quay trở lại trạng thái nhàn rỗi tại xung clock thứ 8. Trong ví dụ này, hai nhịp dữ liệu đầu tiên hoàn thành sự truyền dữ liệu trong khi hai nhịp cuối cùng thì không. Đối tượng bị điều khiển có thể hoàn thành hai nhịp dữ liệu đầu tiên nhưng nhịp thứ ba thì không được hoàn thành. 1 2 3 4 5 6 7 8 D at a tr an fe r D at a tr an fe r Data Phase Data Phase Data Phase CLK FRAME# IRDY# TRDY# STOP# DEVSEL# Hình 1.13: Ngưng kết nối dạng thứ 2 33 Với hình 1.13, ta thấy rằng quá trình giao dịch cũng được mô tả như trên hình 1.12 ngoại trừ đối tượng điều khiển chèn thêm một trạng thái đợi ở xung clock thứ 6. Khi đó tín hiệu FRAME# đã được ở mức tích cực tại xung clock thứ 5, đối tượng điều khiển đưa vào ít nhất một nhịp dữ liệu và phải hoàn thành nó. Đối tượng điều khiển hoàn toàn không cho phép để chuyển tiếp bus tới trạng thái nhàn rỗi bởi tín hiệu FRAME# không ở mức tích cực và giữ tín hiệu IRDY# không ở mức tích cực. Khi đối tượng điều khiển sẵn sàng để xác nhận IRDY#, nó chỉ ra sự không xác nhận tín hiệu FRAME# tại nhịp dữ liệu cuối cùng và nhịp dữ liệu cuối cùng sẽ hoàn thành tại xung clock thứ 7, khi đó tín hiệu STOP# ở mức tích cực. Trong ví dụ này chỉ gồm có 3 nhịp dữ liệu trong khi đó ở ví dụ trước là 4, bởi vì đối tượng điều khiển đã chèn thêm một trạng thái đợi nên đã cho phép đối tượng điều khiển hoàn thành quá trình giao dịch bus với 3 nhịp dữ liệu. 1.3.7.4. Sự giao dịch bị bãi bỏ bởi đối tượng bị điều khiển. 1 2 3 4 CLK FRAME# IRDY# TRDY# STOP# DEVSEL# Hình 1.14: Sự giao dịch bị bãi bỏ bởi đối tượng bị điêu khiển. 34 Hình trên chỉ cho biết là đối tượng bị điều khiển yêu cầu một quá trình giao dịch để ngưng và không muốn đối tượng bị điều khiển lặp yêu cầu một lần nữa. Đôi lúc trước xung clock thứ 1 đối tượng điều khiển đã xác nhận tín hiệu FRAME# để khởi đầu sự yêu cầu và đối tượng bị điều khiển yêu cầu truy cập bởi sự xác nhận DEVSEL#. Nhịp dữ liệu có thể hoặc không thể hoàn thành trước xung clock 1. Tại xung clock thứ 2, đối tượng bị điều khiển xác định rằng đối tượng điều khiển có yêu cầu một quá trình giao dịch mà với quá trình giao dịch đó thì đối tượng bị điều khiển không có khả năng để hoàn thành hoặc xác định rằng có một lỗi không thể sửa được đã xảy ra. Tín hiệu DEVSEL# phải ở mức tích cực cho một hoặc nhiều hơn một xung clock. Đối với tín hiệu Target-abort thì TRDY# phải ở mức không tích cực khi tín hiệu DEVSEL# ở mức không tích cực và tín hiệu STOP# ở mức tích cực. Nếu bất cứ dữ liệu nào đã được truyền trong suốt nhịp dữ liệu trước đó của quá trình giao dịch hiện thời, vì tín hiệu STOP# đã ở mức tích cực tại xung clock thứ 2 và đối tượng điều khiển có thể xác nhận tín hiệu IRDY# tại xung clock thứ 3, nó không xác nhận FRAME# tại xung clock thứ 3. Quá trình giao dịch có thể hoàn thành tại xung clock thứ 3 bởi vì tín hiệu IRDY# và STOP# ở mức tích cực. Tại xung clock thứ 4, đối tượng điều khiển không xác nhận tín hiệu IRDY# và đối tượng bị điều khiển cũng không xác nhận tín hiệu STOP#. 1.3.7.5. Sự giao dịch trễ. Sự giao dịch trễ được thực hiện bởi đối tượng bị điều khiển và nó không thể hoàn thành nhịp dữ liệu ban đầu. Có hai kiểu thiết bị sẽ sử dụng thực hiện sự giao dịch trễ: Bộ điều khiển vào/ra và cầu nối (đây là cầu PCI-to-PCI). Một cách tổng quát bộ điều khiển vào/ra sẽ điều khiển sự giao dịch trễ đơn (delayed transaction) tại một thời 35 điểm, trong khi đó cầu nối có thể chọn để điều khiển sự truyền khối để cải thiện sự thực thi hệ thống. Một thuận lợi của sự giao dịch trễ đó là bus không được giữ ở trạng thái đợi trong khi hoàn thành một truy cập tới thiết bị thấp hơn trong khi đối tượng điều khiển gốc tái phân giải cho bus. 1.3.8. Đồ hình trạng thái bus PCI. Vì bus PCI đồng bộ hoàn toàn nên tất cả các thao tác đều hoạt động theo đồng hồ hệ thống. Hình 2.12 mô tả sự chuyển biến trạng thái trên bus PCI. Kết thúc một chu kỳ Bus trống Bắt đầu chu kỳ đọc Bắt đầu chu kỳ ghi Reset 7 6 5 2 3 4 0 Hình 1.15: Đồ hình trạng thái bus PCI Trạng thái 4: Bus đang ở trạng thái nghỉ, điểm đầu của 1 chu kỳ bus được phát hiện theo điều kiện này. Nó chuyển sang trạng thái 2 hoặc trạng thái 5 khi chu kỳ I/O được khởi hoạt cho thiết bị đích. Nó chuyển sang trạng thái 0 nếu chu kỳ bus bắt đầu mà không liên quan đến thiết bị này. 36 Trạng thái 0: Bus ở trạng thái nghỉ, bất kỳ một tác vụ nào khác cũng được thực hiện. Nó đợi cho đến khi có điều kiện nghỉ thì từ trạng thái này nó không chuyển về trạng thái mới. Trạng thái 2: Một chu kỳ bus I/O được thực hiện cho thiết bị này. Thiết bị này sẽ xác nhận tín hiệu DEVSEL# và đáp ứng chu kỳ bus. Trong cùng thời gian thiết bị đích xác nhận tín hiệu TRDY# và báo rằng nó có thể nhận dữ liệu, lúc này nó khoá dữ liệu và chuyển về trạng thái 3 khi tín hiệu IRDY# được xác nhận và tín hiệu FRAME# không ở mức tích cực. Trạng thái 3: Các tín hiệu DEVSEL# và TRDY# không ở mức tích cực. Thông thường tín hiệu DEVSEL# và TRDY# được phát ở xung clock tiếp theo và chuyển về trạng thái nghỉ. Nhưng nó chuyển trực tiếp về trạng thái 2 hoặc trạng thái 5 mà không phải đi qua trạng thái chờ khi nó gặp thiết bị ở trạng thái này và lệnh đọc ghi I/O được đưa ra một lần nữa (trở nhanh về tác vụ ngược). Trạng thái 5: Bắt đầu chu kỳ đọc. Trạng thái 6: Chu kỳ đọc đang được thực hiện. Thiết bị đích xác nhận tín hiệu DEVSEL# và đáp trả chu kỳ đọc. Cùng lúc đó nó xuất dữ liệu đọc tới các đường tín hiệu AD và xác nhận tín hiệu TRDY#. Lúc này, nó chuyển về trạng thái 7 khi tín hiệu IRDY# được đặt mức tích cực (bộ khởi hoạt có thể tiếp nhận dữ liệu đọc) và tín hiệu FRAME# không có mức tích cực (nhịp dữ liệu cuối cùng). Trạng thái 7: Chu kỳ đọc kết thúc. Thiết bị đích bỏ các tín hiệu DEVSEL#, TRDY#. Sau đó phát tín hiệu DEVSEL#, TRDY# ở clock tiếp theo và nó chuyển về trạng thái nghỉ. Trạng thái 1: Không được xác định ngay cả khi nó gặp trạng thái này vì lý do lỗi thì nó cũng chuyển về trạng thái 0. 37 CHƯƠNG II . CHUẨN GIAO DIỆN USB. 2.1. Giao diện USB. Chuẩn Bus tuần tự đa năng USB (Universal Serial Bus) được các hãng lớn như Intel, Microsoft, IBM, HP-Compaq, NEC, Philip cùng tham gia xây dựng. Chuẩn này đề xuất một giải phát giao diện chuẩn hóa cho tất cả các thiết bị ngoại vi có thể dùng một cổng I/O và như vậy giúp giảm đi nhiều cổng I/O cho các thiết bị ngoại vi như hiện nay. Universal Serial Bus là một giao thức truyền dư liệu tuần tự giữa máy tính PC (hay chủ USB – USB Host) với các thiết bị ngoại vi. Máy tính PC được coi như chủ của hệ thống bus. Nguyên tắc kết nối này hoàn toàn tương tự cách trao đổi thông tin trong mạng máy tính. Dữ liệu được truyền trên giao USB theo hai chế độ : • Chế độ Full speed với tốc độ 12 Mbs. • Chế độ Low speed với tốc độ 1.5 Mbs. Hình 2.1: Sơ đồ cấu trúc ghép nối tầng của các thiết bị ngoại vi dùng USB 38 Với chuẩn giao diện USB có thể kết nối tối đa 127 thiết bị bằng cách nối nối tiếp nhau hoặc dùng bộ Hub trung tâm. Bẩy thiết bị ngoại vi có thể nối tới 1 hub, trong đó bao gồm cả thiết bị hub để có thể nối tiếp với 7 thiết bị tiếp theo nữa. Như vậy thiết bị ngoại vi có thể được nối trực tiếp với máy chủ hay gián tiếp qua bộ tiếp nối Hub. Ưu điểm chính của USB là: y Ghép nối đơn giản do ổ cắm được chuẩn hóa. y Linh hoạt trong sử dụng. y Dễ chiển khai và chi phí thấp. Một ưu điểm nữa của USB là tính năng cắm-là-chạy “nóng” (Hot Plug- and- play). Tức là người sử dụng có thể cắm thêm hoặc tháo ra một thiết bị ngoại vi mà không cần tắt máy chủ hay cài đặt lại hệ thống. 2.1.1. Bộ kết nối USB Tất cả các thiết bị USB có một sự kết nối ngược chiều tới các máy chủ và tất cả máy chủ có một sự kết nối ngược chiều tới các thiết bị khác. Sự kết nối ngược chiều và thuận chiều thì không thể thay thế cho nhau một cách máy móc. Có hai kiểu khá phổ biến cho bộ kết nối USB, gọi là kiểu A và B. Kiểu “A “ Kiểu “B “ Hình 2.2: Hai kiểu nối của chuẩn USB 39 Kiểu A cắm mặt ngược chiều. Lỗ cắm kiểu A là loại lỗ cắm phổ biến trong bảng mạch chủ của máy tính. Lỗ cắm kiểu B luôn luôn được kết nối thuận chiều và chính vì vậy lỗ cắm kiểu B luôn luôn được thiết lập trên thiết bị. Kiểu A có dây nối kiểu dây thẳng và một ma trận của USB có một vài sự thay đổi trong một vài trạng thái lưu trữ của máy tính. Với lỗ cắm kiểu B có miền kết nối rộng và dễ dàng kết nối với các thiết bị ngoại vi khác. Cáp USB gồm có 4 dây dẫn, hai dây dẫn điện và hai dây truyền tín hiệu. Hinh 2.3: Cap USB Thường kiểu màu của các dây dùng cho cáp USB quy định như sau: Pin Number Cable Colour Funtion 1 Red VBUS (5 volts) 2 White D- 3 Green D+ 4 Black Ground Bảng chức năng của chân tín hiệu trong bộ nối USB Với bảng này có thể cho biết nhận dạng các dây nối qua cổng USB. 2.1.2. Đặc tính điện của cổng USB. USB sử dụng một cặp biến đổi sai phân cho dữ liệu. Trên một thiết bị giao tiếp có tốc độ thấp và đầy đủ, nếu tín hiệu sai phân là "1" thì dữ liệu được truyền qua chân D+ với mức điện áp trên 2,8 V với một điện trở 15Ω kéo xuống mặt đất và qua chân D- (chân 2) có mức điện áp dưới 0,3 V cùng một 40 điện trở 1,5 Ω lên tới 3,6V,. Nếu tín hiệu sai phân là "0" thì trên một kênh điều khiển khác chân D- lớn hơn 2,8V và chân D+ ít hơn 0,3V cùng một giới hạn điện trở thích hợp. Thiết bị thu xác định một tín hiệu sai phân "1" khi D+ là 200mV lớn hơn D- và là "0" khi D+ ít hơn D-. Cực tính của tín hiệu bị đảo ngược tín hiệu phụ thuộc vào tốc độ của bus. Máy phát USB có cả tín hiệu sai phân và một tín hiệu ra. Tất nhiên trạng thái bus được chỉ ra bởi một tín hiệu trên D+ , D- hoặc cả hai. Bus có tốc độ thấp hoặc cao có đặc tính trở kháng 90Ω+/15%. Đặc tính này rất quan trọng để quan sát dạng dữ liệu khi chọn trở kháng thoả mãn chuỗi điện trở cho D+ và D-. Ở chế độ tốc độ cao (480Mb/s) có dòng điện cố định 17,78 mA cho việc truyền tín hiệu để giảm nhiễu. Chế độ trì hoãn tạm thời có tính bắt buộc với mọi thiết bị. Dòng hoãn có gía trị tối đa tương ứng với một đơn vị tải được mặc định là 500µA. Tại máy truy cập chủ cả D+ và D- có điện trở ngược là 15KΩ và tại thiết bị ngoại vi có điện trở 1,5 KΩ. Rất nhiều thiết bị USB hoạt động với mức điện áp 3,3 V. Một thiết bị USB có chế độ hoãn khi ở thiết bị đó không hoạt động trên bus. Sự duy trì kết nối tới chế độ hoãn của máy truy cập chủ hoặc máy chủ thì thiết bị USB vẫn phải cung cấp nguồn để nó tăng cường sự lựa chọn điện trở trong suốt chế độ hoãn. 2.1.3. Giao thức truyền USB. Không giống như giao thức truyền nối tiếp thông thường, mỗi giao dịch USB bao gồm: • Gói dấu hiệu : chứa địa chỉ. 41 • Gói tính chất dữ liệu. • Gói trạng thái. Máy USB chủ sẽ giữ bus hoạt động liên tục bằng cách truyền một gói khởi động khung SOF trong chu kỳ 1ms (1KHz). Gói dấu hiệu được tạo ra bởi thiết bị chủ để mô tả gói tiếp theo và thao tác đối với dữ liệu là gì (đọc hay ghi). Gói tiếp theo thường là gói dữ liệu mang dung lượng. Và cuối cùng là gói trạng thái dùng để bắt tay, thông báo dữ liệu đã được nhận thành công hay có lỗi khi giao dịch. 2.1.5. Cấu trúc gói USB. Cấu trúc 1 gói thông thường bao gồm các trường: • Đồng bộ (SYNC): tất cả các gói đều bắt đầu bằng trường SYNC có độ dài 8 bit, (ở chế độ high-speed trong USB 2.0 là 32 bit) dùng đồng bộ của đối tượng truyền và nhận dữ liệu. • Mã gói: được mã hoá bởi 4 bit trong thanh ghi PID (packet identifier) 8 bit. Mã gói cho ta biết các kiểu cấu trúc gói như sau: Group Pro Value Packet Identifier 0001 OUT Token 1001 IN Token 0101 SOF Token Token 1101 SETUP Token 0011 DATA0 1011 DATA1 0111 DATA2 Data 1111 MDATA 42 0010 ACK Handshake 1010 NAK Handshake 1110 STALL Handshake Handshake 0110 NYET (No Response Yet) 1100 PREamble 1100 ER 1000 Split 0100 Ping Special 0000 Reserved • Trường địa chỉ (ADDR) : dùng 7 bit để định địa chỉ cho 127 thiết bị ngoại vi. • Trường dữ liệu (DATA) : có độ dài từ 0 byte đến 1023 byte. Và các trường khác như: định điểm cuối ENDP, kiểm tra chu kỳ thừa CRC, kết thúc gói EOP. Tùy vào từng kiểu gói mà các trường trên có hoặc không có trong gói. 2.1.5. Các kiểu gói USB. Có 4 kiểu gói khác nhau: - Gói dấu hiệu: chỉ thông báo kiểu giao dịch: + Vào: thông báo thiết bị USB HOST muốn đọc thông tin. + Ra: thông báo thiết bị USB HOST muốn gửi thông tin. 43 + Thiết lập: Bắt đầu điều khiển sự trao đổi. Định dạng của gói như sau: Sync PID ADDR ENDP CRC5 EOP - Gói dữ liệu: có 2 kiểu, mỗi kiểu có thể truyền 0 đến 1023 Byte dữ liệu đều có định dạng Sync PID Data CRS16 EOP - Gói bắt tay: có 3 kiểu • ACK: thông báo gói đã được nhận thành công. • NAK: boá thiết không thể trao đổi dữ liệu. • STALL: thiết bị yêu cầu sự can thiệp của thiết bị điều khiển USB. Sync PID EOP - Gói bắt đầu của khung: gồm 11 bit được thiết bị điều khiển USB gửi mỗi 1ms, có định dạng sau: Sync PID Frame Number CRS5 EOP 2.1.6. Các kiểu truyền USB. Thông tin có thể đi theo hai chiều hay một chiều. Máy chủ xử lý việc trao đổi dữ liệu với từng thiết bị ngoại vi một cách độc lập. Có 4 kiểu truyền: - Truyền đẳng thời: là phương pháp truyền 1 chiều. Giao thức bắt đầu khi có mã thông báo và một nhịp dữ liệu. Nếu thiết bị điều khiển USB đưa ra thông báo IN thì thiết bị USB đưa dữ liệu tới thiết bị điều khiển USB. Nếu thiết bị USB nhận dữ liệu từ thiết bị điều khiển USB ngay sau khi có mã thông báo OUT. Không có sự bắt tay trong cách truyền này, vì vậy thông tin có thể bị thất lạc. 44 - Truyền khối: Giống như truyền đẳng thời nhưng nó có sự bắt tay sau khi nhận dữ liệu, để khẳng định dữ liệu đã được thu, phát một cách chính xác. Tín hiệu ACK sẽ được phát bởi thiết bị USB hoặc thiết bị điều khiển USB nếu dữ liệu nhận không lỗi. Cho nên nó là phương pháp truyền hai chiều. Thiết bị USB có 2 tín hiệu báo lỗi: • NAK báo tạm thời không thực hiện yêu cầu của thiết bị điều khiển USB. • STALL báo có 1 điều kiện sai cần đến sự can thiệp của thiết bị điều khiển USB. - Truyền dẫn có điều khiển: là truyền một chiều. Giao thức truyền có 2 hoặc 3 trạng thái: cài đặt, trạng thái và dữ liệu (tuỳ chọn). Mọi thiết bị ngoại vi USB đều phải xử lý được loại truyền này. - Truyền có ngắt: tương tự như truyền khối nhưng nó chỉ có một mã thông báo IN. Thiết bị USB cho phép truyền lại dữ liệu, nếu không có ngắt dữ liệu mới thì sẽ thực hiện bắt tay bằng tín hiệu NAK. Nếu thiết bị USB cần đến sự can thiệp của thiết bị điều khiển thì nó sẽ lại bắt tay bằng tín hiệu STALL. 2.1.7. Điều khiển truyền dữ liệu. Máy chủ gửi thẻ khoá SETUP bảo cho hàm biết rằng gói tiếp theo sẽ nằm trong gói SETUP. Trường địa chỉ giữ địa chỉ của thiết bị mà máy chủ đang yêu cầu bộ mô tả từ đó. Số thứ tự của điểm kết thúc là Zero để xác định ống mặc định. Khi đó máy chủ sẽ gửi gói Data0. Nó có tác dụng lượng hữu ích 8 byte. Hàm USB xác nhận gói SETUP đã được đọc đúng. Nếu gói được nhận là sai thì thiết bị nhận sẽ bỏ qua gói này. Khi đó máy chủ sẽ gửi lại gói sau một khoảng thời gian trễ nhỏ. 1. Setup Token Sync PID ADRR ENDP CRC5 EOP Address & Endpoint Number 2.Data0 Packet Sync PID Data0 CRC16 EOP Device Device Discriptor 3 A k H d h k Sync PID EOP Device Ack Setup Packet 45 Ba gói trên mô tả tác vụ thứ nhất của USB. Thiết bị USB sẽ giải mã 8 byte nhận được và xác định xem đó có phải là yêu cầu cảu thiết bị hay không. Lúc đó thiết bị sẽ gửi bộ mô tả thiết bị đó và đó là tác vụ tiếp theo của USB. 1. In Token Sync PID ADRR ENDP CRC5 EOP Address & Endpoint Number 2.Data0 Packet Sync PID Data0 CRC16 EOP First 8 byte of Device Discriptor 3. Ack Handshake Sync PID EOP Host Acknowledges Packet 1 I T k Sync PID ADRR ENDP CRC5 EOP Address & Endpoint Number 2.Data1 Packet Sync PID Data1 CRC16 EOP Second 8 byte of Device Discriptor 3. Ack Handshake Sync PID EOP Host Acknowledges Packet 1. In Token Sync PID ADRR ENDP CRC5 EOP Address & Endpoint Number 2.Data0/1 Packet Sync PID Data0/1 CRC16 EOP Last 8 byte of Device Discriptor 3. Ack Handshake Sync PID EOP Host Acknowledges Packet Trong trường hợp này, giả sử dữ liệu hữu ích là 8 byte. Máy chủ gửi thẻ khoá IN để đảm bảo cho thiết bị nó có thể gửi dữ liệu cho điểm cuối này. Vì kích thước gói dữ liệu lớn nhất là 8 byte nên ta có thể phân chia bộ mô tả thiết bị 12 byte ra để gửi. Khi bộ mô tả thiết bị đã được gửi thì tiếp theo sẽ là tác vụ trạng thái. Nếu tất cả các tấc vụ đã thành công thì máy chủ sẽ gửi 1 gói có chiều dài bằng không để báo toàn bộ tác vụ đã thành công. 1. Out Token Sync PID ADRR ENDP CRC5 EOP Address & Endpoint Number 2.Data0 Packet Sync PID Data0 CRC16 EOP Zero Length Packet 3. Ack Handshake Sync PID EOP Host Acknowledges Packet 46 2.2. Hệ thống USB 2.0. USB 2.0 tương thích ngược với thiết bị USB 1.x và cả hai có một số đặc trưng giống nhau như: • Sử dụng cùng đầu nối. • Dùng cáp tốc độ đầy đủ cho thiết bị tốc độ cao. • Tận dụng cùng một mô hình truyền thông. • Sử dụng cùng sự dự đoán đi kèm thiết bị. • Sử dụng cùng kiểu cấu hình thiết bị. Hệ thống cơ sở USB 2.0 được thiết kế để hỗ trợ thiết bị tốc độ cao (high- speed), thiết bị tốc độ đầy đủ (full-speed) và thiết bị tốc độ thấp (low-speed). Phiên bản USB 2.0 có tốc độ truyền dữ liệu nhanh gấp 30 ÷ 40 lần so với phiên bản 1.1 ban đầu. Tốc độ truyền của nó có thể đạt tới 360 ÷ 480 Mbit/s, và bảo đảm được cho các hệ ngoại vi tốc độ lớn sau này. Hình 2.4: Cấu hình hệ thống USB 2.0 trong tương lai. 47 CHƯƠNG III. THIẾT KẾ GIAO DIỆN USB (PC) SỬ DỤNG CHIP FT245BM 3.1. Giới thiệu chung. IC FT245BM là cách thức truyền dữ liệu dễ dàng và hiệu quả với ngoại vi và chủ PC, nó đạt tới tốc độ 1MB/s. Với thiết kế FIFO tạo một cho nó có thể dễ dàng để tương thích với bất kỳ bộ vi điều khiển hay vi xử lý thông qua cổng IO. Để gửi dữ liệu từ thiết bị ngoại vi tới máy chủ, đơn giản ta chỉ cần ghi byte dữ liệu vào mođun khi mà TXE# ở mức thấp. Nếu bộ đệm phát (384) byte đầy hay bận lưu trữ byte đã ghi trước đây thì thiết bị sẽ đưa chân TXE# lên mức cao cho phép ngừng quá trình dữ liệu được ghi cho đến khi một số dữ liệu FIFO được truyền qua USB tới chủ. Khi chủ gửi dữ liệu tới thiết bị ngoại vi, thì thiết bị sẽ đưa chân RXF# ở mức thấp để cho biết thiết bị ngoại vi có ít nhất 1 byte sẵn sàng. Sau đó thiết bị ngoại vi đọc dữ liệu cho đến khi RXF# ở mức cao để chỉ rằng không có thêm dữ liệu được đọc vào. 3.2. Những ưu điểm nổi bật: 3.2.1. Tích hợp mạch Power-On-Reset(POR). IC FT245BM được tích hợp chức năng POR bên trong. Chân RESET hiện tại có chức năng cho phép bên ngoài reset lại IC nếu cần thiết, tuy nhiên với nhiều ứng dụng chân này có thể được bỏ qua N/C hoặc gắn cố định với Vcc. Thêm vào đó, một chân ra reset (RSTO#) có thể cho phép mạch POR mới cung cấp một chức năng reset ổn định tới MCU (MicroController) bên ngoài và cho các thiết bị khác. RSTO# là chân TEST ở các chíp thế hệ trước. 3.2.2. Tích hợp mạch RCCLK. 48 Ở các thế hệ trước, yêu cầu phải có một mạch RC bên ngoài để bảo đảm cho bộ tạo dao động và đồng hồ nhân tần số PLL ổn định trước khi cho phép tác động của đồng hồ bên trong tới IC. Mạch này bây giờ đã được đưa vào trong chip – chân thực hiện chức năng này được thiết kế như chân TEST và được nối đất khi hoạt động bình thường. 3.2.3. Tích hợp bộ chuyển đổi mức trong mạch tương thích FIFO và tín hiệu điều khiển. Trước đây có thể điều khiển FIFO và tín hiệu điều khiển ở mức lôgic 5V CMOS. Thế hệ này có một chân VccIO riêng biệt cho phép IC có thể tương thích trực tiếp với 3.3V và các họ lôgíc khác mà không cần đến bộ chuyển đổi bên ngoài. 3.2.4. Bộ điều khiển nguồn cho Bus USB, dòng điện của thiết bị cao. Một tín hiệu PWREN# mới có thể dùng để điều khiển trực tiếp một transistor hoặc MOSFET kênh P để ứng dụng cho yêu cầu chuyển mạch nguồn của mạch lôgic bên ngoài. Một EEPROM mới dựa vào tuỳ chọn làm cho IC được nối qua dây của mạch FIFO tương thích khi tắt nguồn (PWREN# ở mức cao). Trong chế độ này, điện áp còn dư ở mạch ngoài chạy xuống GND khi mà nguồn khác biệt vì vậy phải bảo đảm rằng mạch ngoài điều khiển bằng chân PWREN# reset chính xác khi mà nguồn được hồi phục lại. 3.2.5. Tín hiệu Send Immediate/WakeUp (SI/WU). Tín hiệu mới Send Immediate/WakeUp kết hợp 2 chức năng trên 1 chân. Nếu USB ở chế độ ngắt (và chế độ đánh thức được cho phép trong EEPROM), chốt chân này ở mức thấp sẽ làm IC yêu cầu hồi phục lại từ chế độ ngắt (WakeUp) trên Bus USB. Thông thường, nó có thể được dùng để “đánh thức” PC chủ. Khi hoạt động bình thường, nếu chân này được chốt ở mức thấp thì bất kỳ dữ liệu nào ở buffer RX của IC sẽ được gửi qua USB tại yêu cầu Bulk-IN tiếp theo từ Driver mà không quan tâm đến kích thước của gói tin. Nó có thể được sử dụng để đánh giá tốc độ truyền của USB trong một vài ứng dụng. 49 3.2.6. Dòng điện ngắt thấp hơn. Việc tích hợp RCCLK và việc cải tiến thiết kế bên trong IC là giảm dòng điện khi ngắt của FT245BM, thông thường dưới 100µA (trừ khi điện trở 1.5k cấp nguồn nối với chân USB DP) ở chế độ ngắt USB. Nó cho phép lượng dư lớn hơn để ngoại vi có thể nối với USB ở giới hạn dòng điện ngắt 500µA 3.2.7. Hỗ trợ truyền đẳng thời USB. Khi mà truyền khối USB luôn là lựa chọn tốt nhất cho truyền dữ liệu thì thời gian sắp xếp dữ liệu không bảo đảm. Với các ứng dụng để sắp xếp thì góc trễ (của ổ đĩa) sẽ ưu tiên cho dữ liệu toàn vẹn như là truyền audio và dữ liệu video dải thông hẹp, với IC thế hệ mới cung cấp một lựa chọn của truyền dữ liệu đẳng thời USB qua bit lựa chọn trong EEPROM. 3.2.8. Có thể chương trình hóa thời gian chờ của bộ đệm FIFO TX. Trong các IC trước, bộ đệm TX thường đưa các dữ liệu còn trong bộ đệm TX ở thời gian chờ khoảng 16ms. Thời gian chờ bây giờ đã được chương trình hóa qua USB trong 1ms gia tăng trị số từ 1ms tới 255ms, vì vậy cho phép IC trở nên tối ưu hơn cho các giao thức đòi hỏi thời gian đáp ứng nhanh hơn từ các gói dữ liệu ngắn. 3.2.9. Giảm các cấu trúc hỗ trợ bên ngoài. Cũng như đã loại bỏ hệ thống RCCLK và với hầu hết các ứng dụng cần thiết cho mạch reset bên ngoài, nhà sản xuất cũng loại bỏ điện trở 100k nối tới nguồn ở EECS để chọn hoạt động 6Mhz. Khi FT245BM được sử dụng không có kết cấu EEPROM thì EECS, EESK và EEDATA có thể loại bỏ. Với mạch yêu cầu thời gian reset dài (Khi mà thiết bị được reset từ bên ngoài sử dụng IC tạo tín hiệu reset, hoặc reset được điều khiển bởi cổng IO của MCU…) thì một mạch transistor cũng không cần thiết nữa giống như một điện trở 1.5k ở chân USB DP có thể nối với chân RESETO# thay cho 3.3V. 50 Chú ý: RESETO# ra ở mức 3.3V, không phải ở mức 5 V. Kết cấu này thích hợp cho thiết kế mới. Trong một vài cấu trúc, RSTO# có thể được sử dụng để reset mạch bên ngoài hay MCU. 3.2.10. Hỗ trợ EEPROM bên ngoài. Ở các thế hệ trước chỉ hỗ trợ loại EEPROM 93C46 (128x16 bit). Thế hệ này có thể làm việc được với cả EEPROM loại 93C56 (256x16 bit) và 93C66 (512x16 bit). Không gian mở rộng không sử dụng bởi IC này mà nó để sử dụng cho các MCU, các hệ bên ngoài khi mà FT245BM bị giữ ở chế độ Reset. 3.2.11. USB 2.0 (tuỳ chọn tốc độ). Một khối EEPROM lựa chọn sẽ cho phép FT245BM trở lại thiết bị USB 2.0 khi xung đột với USB 1.1. Chú ý: IC nên ở chế độ Full Speed USB 2.0 (12Mb/s) khi xung đột với chế độ High Speed USB 2.0 (480Mb/s). 3.2.12. Hỗ trợ nhiều thiết bị mà không có EEPROM. Khi không có EEPROM (hay EEPROM trắng hoặc lỗi) được gắn vào IC thì FT245BM không cần phải thông báo số Seri (như một phần trong nhận dạng) nữa. Nó cho phép nhiều thiết bị được nối đồng thời tới cùng một PC. Tuy nhiên các nhà sản xuất vẫn khuyến cáo rằng nên sử dụng EEPROM, khi không có số Seri thì thiết bị chỉ được nhận dạng bởi cổng Hub trong cây USB được kết nối tới, nó có thể thay đổi nếu người sử dụng sau cắm lại thiết bị vào cổng khác. 3.2.13. EEREQ#/EEGNT#. Các chân này ở FT245AM không có trong FT245BM. Chúng được thay thế bởi tín hiệu mới SI/WU và PWREN#. 51 3.3 Sơ đồ khối. Chip FT245BM bao gồm các khối chức năng chính sau : Chức năng cụ thể của các khối: • 3.3V LDO Regulator: Khối 3.3V LDO Regulator cấp điện áp 3.3V để điều khiển bộ đệm ra của khối thu phát USB. Nó yêu cấu phải có một tụ điện ở ngoài được gắn với chân ra 3.3V OUT của bộ điều chỉnh. Nó cũng có tác dụng cấp nguồn 3.3 V cho chân RSTOUT#. Nhiệm vụ chính của khối này là cấp nguồn cho bộ thu phát USB (USB Transceiver) và khối Reset Generator, ngoài ra nó còn có thể cấp nguồn cho một số mạch ngoài. Tuy nhiên có một số mạch ngoài yêu cầu 3.3V với dòng điện không vượt quá 5mA tại chân 3.3V OUT. • Bộ thu phát USB (USB Transceiver): Khối USB Transceiver cho phép USB 1.1/USB 2.0 tương thích về mặt tốc độ vật lý cao nhất đối với cáp USB. 52 Bộ điều khiển ra cấp mức 3.3V cho điều khiển tín hiệu tốc độ chậm, khi mà một bộ thu vi sai và 2 đường dây đơn bộ thu cung cấp dữ liệu USB vào, SEO và điều kiện Reset USB được nhận biết. • USB DPLL: Khối này khoá đối với dữ liệu USB NRZI tới, cấp mạch đồng hồ xung nhịp riêng và tín hiệu dữ liệu tới khối SIE. • Bộ tạo dao động 6Mhz: Khối tạo dao động 6Mhz cấp xung đồng bộ 6Mhz tới đầu vào của bộ X8 Clock Multiplier. • X8 Clock Multiplier: Lấy xung nhịp 6Mhz từ khối tạo dao động 6Mhz và cấp dao động 12Mhz cho SIE, USB Protocol Engine và khối điều khiển FIFO. Nó cũng cung cấp cho khối USB DPLL dao động 48Mhz. • Serial Interface Engine (SIE): biến đổi dữ liệu USB từ nối tiếp thành song song và ngược lại. Tương ứng với cấu trúc kĩ thuật của USB 1.1, nó cho phép nén hoặc không nén bit và phát CRC5/CRC16 (mã kiểm tra quay vòng dư) để kiểm tra luồng dữ liệu USB. • USB Protocol Engine: quản lý luồng dữ liệu từ thiết bị USB nhờ điều khiển điểm cuối. Nó sử dụng giao thức USB ở mức thấp, yêu cầu được phát ra bởi mạch điều khiển USB chủ và nhờ các lệnh để điều khiển các tham số chức năng FIFO. • Bộ đệm thu FIFO (128 byte): dữ liệu gửi từ chủ USB tới FIFO qua điểm cuối của dữ liệu ra USB, nó được lưu vào trong bộ đệm thu FIFO và được đưa ra khỏi bộ đệm bằng cách đọc nội dung FIFO sử dụng chân RD#. • Bộ đệm phát FIFO(384 byte) : Dữ liệu ghi vào FIFO sử dụng chân WR# được lưu vào trong bộ đệm phát FIFO . Thiết bị chủ USB chuyển dữ liệu khỏi dữ liệu phát FIFO bằng cách gửi một yêu cầu USB về dữ liệu từ khối dữ liệu thiết bị ở điểm cuối. 53 • Bộ điều khiển FIFO: bộ điều khiển FIFO điều khiển quá trình truyền dữ liệu giữa các chân giao diện FIFO mở rộng và bộ đệm thu phát FIFO. • Reset Generator: khối này cung cấp một khả năng reset ổn định tới mạch trong của thiết bị khi đang hoạt động. Với chân RESET đưa vào và chân ra RSTOUT# cho phép nhiều thiết bị có thể Reset FT245BM hoặc FT245BM reset các thiết bị khác theo thứ tự định sẵn. Khi Reset, RSTOUT# ở trở kháng cao nếu không thì nó điều khiển ra tại 3.3V được cấp bởi bộ điều chỉnh trên bảng mạch. RSTOUT# có thể được sử dụng để Reset các thiết bị khác. RSTOUT# sẽ ở trạng thái trở kháng cao trong khoảng 5ms khi Vcc vượt quá 3.5V và thiết bị tạo dao động đang hoạt động và chân RESET# đang ở mức cao. Chân RESET# có thể được đặt lên ở mức cao trừ khi nó là một yêu cầu để Reset lại thiết bị từ bên ngoài hay từ một nguồn reset ở bên ngoài. • Giao diện EEPROM: Cho dù FT245BM không bắt buộc phải làm việc với EEPROM, nhưng một EEPROM bên ngoài 93C46(93C56, 93C66) có thể được sử dụng để điều chỉnh USB VID, PID, số Seri … của FT245BM. EEPROM cũng cần thiết cho những ứng dụng mà có nhiều FT245BM kết nối với 1 PC đơn nhờ các bộ điều khiển dựa vào một số Seri duy nhất cho mỗi thiết bị để gắn với một cổng COM ảo cho mỗi thiết bị riêng. Các tham số được điều khiển nhờ EEPROM bao gồm “Đánh thức từ xa” (Remote Wake Up), chế độ truyền đẳng thời (Isochronous Transfer mode), Soft Pull Down on Power-Off và chế độ nhận diện USB2.0. EEPROM có thể có cấu hình 16bit giống như MicroChip 93LC46B hay tương đương với tốc độ đồng hồ 1Mb/s tại điện áp Vcc = 4,4V tới 5,25V. Nếu không có EEPROM được gắn vào (hoặc EEPROM trắng) thì FT245BM sẽ sử dụng VID, PID,… ngầm định. Trong trường hợp thiết bị sẽ không có số seri giống như phần nhận diện USB. 54 3.4 Sơ đồ chân tín hiệu. Chức năng cụ thể của các chân tín hiệu FT245BM: • Nhóm chân dữ liệu: Chân Tín hiệu Vào – Ra Chức năng 25 D0 I/O Bit dữ liệu FIFO 0 24 D1 I/O Bit dữ liệu FIFO 1 23 D2 I/O Bit dữ liệu FIFO 2 22 D3 I/O Bit dữ liệu FIFO 3 21 D4 I/O Bit dữ liệu FIFO 4 20 D5 I/O Bit dữ liệu FIFO 5 19 D6 I/O Bit dữ liệu FIFO 6 18 D7 I/O Bit dữ liệu FIFO 7 55 • Nhóm chân điều khiển giao diện FIFO: Chân Tín hiệu Vào – Ra Chức năng 16 RD# IN Ở mức thấp cho phép byte dữ liệu FIFO xuất ra tại D0..D7. Đưa byte dữ liệu FIFO tiếp theo (nếu có) từ bộ đệm thu FIFO ra khi chân RD# từ mức thấp lên mức cao. (Chú ý 1) 15 WR IN Ghi byte dữ liệu vào bộ đệm phát khi chân WR từ mức cao xuống mức thấp. (Chú ý 1) 14 TXE# OUT Ở mức cao, không cho phép ghi dữ liệu vào FIFO. Khi ở mức thấp thì dữ liệu có thể được ghi vào FIFO bằng cách chốt chân WR từ cao xuống thấp. (Chú ý 2) 12 RXF# OUT Khi ở mức cao, không cho phép đọc dữ liệu từ FIFO. Khi ở mức thấp, dữ liệu nếu có ở FIFO có thể đọc ra bằng cách chốt chân RD# từ thấp lên cao lần nữa. (Chú ý 2) • Nhóm chân giao diện USB: Chân Tín hiệu Vào – Ra Chức năng 7 USBDP I/O Chân tín hiệu D+ của USB (yêu cầu có trở 1.5k ở chân 3.3V OUT hoặc RSTOUT#). 8 USBDM I/O Chân tín hiệu D- của USB. • Nhóm chân giao diện của EEPROM: Chân Tín hiệu Vào – Ra Chức năng 32 EECS I/O Chọn chíp EEPROM. ở 48Mhz quá trình làm việc nối EECS xuống GND bằng một điện trở 10K. Ở 6Mhz thì không cần điện trở. Chân này 56 là dạng 3 trạng thái, nhưng ở mức cao sử dụng 1 điện trở trong 200K khi thiết bị reset. 1 EESK OUT Đồng hồ tín hiệu cho EEPROM. Là cổng 3 trạng thái khi thiết bị reset hoặc điều khiển ra. 2 EEDATA I/O Dữ liệu vào-ra của EEPROM. Được nối trực tiếp với Data-In của EEPROM và nối với Data- Out của EEPROM thông qua điện trở 2.2k. Data-Out của EEPROM cũng được nối tới Vcc thông qua điện trở 10K. Nó trở thành 3 trạng thái khi thiết bị reset. • Nhóm chân cấp nguồn: Chân Tín hiệu Vào – Ra Chức năng 10 PWREN # OUT Xuống mức thấp sau khi thiết bị được định cấu hình qua USB, sau đó lên mức cao khi USB ngắt. Nó có thể được sử dụng để điều khiển nguồn cho thiết bị bên ngoài nhờ sử dụng khoá chuyển đổi mức Lôgic kênh P của MOSFET. 11 SI/WU IN Tín hiệu Send Immediate/WakeUp phối hợp 2 chức năng trong cùng một chân. Nếu USB ở chế độ ngắt (PWREN# = 1) và chế độ “đánh thức từ xa” được tạo lập trong EEPROM, thì ở mức thấp chân này sẽ tác động vào thiết bị để yêu cầu khôi phục hoạt động trên USB bus. Thông thường nó có thể được sử dụng để kích hoạt chủ PC. Khi hoạt động bình thường (PWREN# = 0) nếu chân này chốt ở mức thấp thì bất cứ dữ liệu nào trong bộ đệm RX của thiết bị sẽ được gửi ra qua USB trong yêu cầu Bulk-IN tiếp theo từ bộ điều khiển mà không chú ý tới kích thước gói dữ liệu sắp tới. 57 Nó có thể được sử dụng để tối ưu tốc độ truyền dữ liệu USB trong một vài ứng dụng. Đặt chân này lên mức cao nếu không sử dụng. • Nhóm tín hiệu hỗn hợp: Chân Tín hiệu Vào – Ra Chức năng 4 RESET# IN Có thể được sử dụng bởi một thiết bị bên ngoài để reset FT245BM. Nếu không cần thiết hãy nối nó với Vcc. 5 RSTOUT# OUT Từ đầu ra của bộ Reset Generator. ở mức trở kháng cao trong khoảng 2ms sau khi Vcc>3,5V và đồng hồ bên trong khởi động, sau đó giữ đầu ra của nó như đầu ra 3.3V của bộ điều chỉnh (3.3V LDO..). Đưa RESET xuống thấp sẽ làm cho RSTOUT# ở trở kháng cao. RSTOUT# không có hiệu lực khi Reset USB Bus. 27 XTIN IN Là đầu vào của bộ tạo dao động 6Mhz. Chân này có thể được điều chỉnh bởi một đồng hồ 6Mhz bên ngoài nếu cần thiết. Chú ý là giới hạn chân này là Vcc/2, do vậy nếu điều chỉnh bằng một nguồn bên ngoài thì nguồn phải được điều khiển ở mức 5V CMOS hoặc nguồn xoay chiều với trung bình là Vcc/2. 28 XTOUT OUT Là đầu ra của bộ dao động tinh thể 6Mhz. XTOUT ngừng dao động khi USB ngắt, do vậy cần phải thận trọng nếu sử dụng tín hiệu này để định thời cho thiết bị ngoài. 31 TEST IN Đặt các bộ phận trong IC ở chế độ test – Khi hoạt động bình thường thì phải nối với GND. 58 • Nhóm chân tín hiệu nguồn và đất: Chân Tín hiệu Vào – Ra Chức năng 6 3V3 OUT OUT Đầu ra 3.3 V từ bộ điều chỉnh LDO tích hợp. Chân này nên được ngăn với GND bằng một tụ điện gốm 33nF. Mục đích quan trọng nhất của nó là cấp nguồn bên trong 3.3V cho bộ thu phát USB và chân RSTOUT. Nó có thể cấp nguồn cho thiết bị ngoài với dòng điện nhỏ hơn 5mA nếu cần thiết. 3,26 VCC PWR Cấp nguồn 4.4V tới 5.25V Vcc cho thiết bị lõi, giao diện LDO và các chân không thuộc giao diện FIFO. 13 VCCIO PWR Cấp nguồn 3V tới 5.25V Vcc cho các chân giao diện FIFO 10..12, 14..16 và 18..25. Khi ghép với thiết bị ngoài 3.3V thì nối VCCIO với nguồn 3.3V của thiết bị ngoài, còn không thì kết nối với Vcc để điều khiển ra tại mức điện áp CMOS 5V. 9,17 GND PWR Chân đất. 30 AVCC PWR Nguồn tín hiệu Analog cho bộ nhân tần x8. 29 AGND PWR Chân đất Analog cho bộ nhân tần x8. Chú ý 1: Ở chế độ vào, các chân này được nối tới VCCIO thông qua điện trở trong 200k. Chúng có thể được chương trình hoá để hạ xuống thấp một cách dễ dàng hơn khi USB bị ngắt (PWREN# = 1) bằng cách đặt chế độ cho EEPROM. Chú ý 2: Khi thiết bị reset, các chân này là 3 trạng thái nhưng nối lên VCC thông qua điện trở 200K. 59 3.5. Giản đồ thời gian – Chu kỳ đọc FIFO. Giản đồ thời gian chu kỳ đọc FIFO của chip FT245BM được biểu diễn ở hình dưới đây: Hình 3.1: Giản đồ thời gian – chu kỳ đọc FIFO. Trong đó các Th Min Max Đơn vị thời gian T thể hiện các trạng thái : ời gian Trạng thái T1 RD ở mức tích cực 50 ns T2 RD ở mức không tích cực 50 ns T3 RD ở mức tích cực, chuẩn bị có dữ liệu 3 truyền trên Bus 0 ns Dữ liệu còn khi cực. T5 RD ở mức không tích cực tới RXF# 25 5 ns RXF ở mức không tích cực khi kết thúc chu kì đọc T4 RD đã ở mức không tích 10 ns T6 80 ns 3.6. Giản đồ thời gian – Chu kỳ ghi FIFO. FT245BM được biểu diễn ở hình dưới đây: Giản đồ thời gian chu kỳ đọc FIFO của chip 60 Hình 3.2: Giản đồ thời gian – chu kỳ ghi FIFO. Trong đó các thời gian T thể hiện các trạng thái : Thời gian Trạng thái Min Max Đơn vị T7 WR ở mức tích cực 50 Ns T8 WR ở mức không tích cực 50 Ns T9 Thời gian có dữ liệu trước khi WR ở mức 2 không tích cực 0 Ns T10 Dữ liệu vẫn còn khi WR đã ở mức không tích cực 10 Ns Thời gian từ WR không tích cực tới TXE# T12 TXE ở mức không tích cực sau chu kì ghi 80 Ns T11 5 25 Ns 61 62 Hình 3.9: Sơ đồ mạch kết nối với MCU. 3.7. Các mạch sử dụng chip FT245BM. 3.7.1. Mạch tạo dao động. Sử dụng bộ tạo dao động nội 6 MHz của chip FT245BM ta mắc mạch dao động ngoài để tạo các dao động mà ta cần. Hình 3.3: Sơ đồ mạch tạo dao động Trên hình vẽ chỉ ra cách nối FT245BM với các bộ cộng hưởng để tạo dao động. Gồm cách nối với bộ tạo dao động 3 chân và 2 chân. 3.7.2. CÊu h×nh với EEPROM. Ta có thể ghép nối chip FT245BM với EEPROM như sau : Hình trên minh hoạ cách kết nối FT245BM tới EEPROM 93C46 (93C56 hoặc 93C66). Chân select (CS) của EEP điều kiện cùng thoả mãn thì FT245BM sẽ sử dụng dữ liệu tron ộng bus 16 bit ví dụ như hế độ 8/16 bit hoặc để kiểm tra. Do vậy y chỉ được thực hiện khi EECS (32) được nối trực tiếp tới chân chip ROM. Chân EEDATA (2) được nối trực tiếp tới chân Data In (Din) của EEPROM. Nhờ có cùng điều kiện điện thế nên cả chân Data Output (Dout) của EEPROM có thể được điều khiển đồng thời bởi chân EEDATA của FT245BM. Để tránh điện thế dữ liệu xung đột trong trường hợp này, chân Dout của EEPROM được nối tới EEDATA của FT245BM thông qua điện trở 2.2k. Sau khi nguồn được reset hoặc USB reset thì FT245BM sẽ kiểm tra EEPROM để xét: a) Nếu EEPROM được nối với thiết bị và b) nếu dữ liệu trong thiết bị là hợp lệ. Khi cả hai g EEPROM, nếu không thì nó sẽ sử dụng trị số ngầm định có sẵn. Nếu một lệnh hợp lệ được phát tới EEPROM từ FT245BM thì EEPROM sẽ báo cho biết đã nhận được lệnh bằng cách đưa chân Dout của nó xuống mức thấp. Để kiểm tra điều kiện này, cần thiết phải đưa Dout lên mức cao bằng cách sử dụng điện trở 10K (nối với Vcc). Nếu không nhận được lệnh thì EEDATA sẽ ở mức cao do điện trở 10K nối với Vcc trong mỗi phần của chu kì và thiết bị sẽ nhận một lệnh không hợp lệ hoặc không có EEPROM. Có 2 loại EEPROM trên thị trường – một loại có dung lượng bus 16 bits và loại kia là 8 bits. FT245BM đòi hỏi EEPROM với độ r loại 93LC46B. EEPROM phải có khả năng đọc dữ liệu với tốc độ đồng hồ 1Mb với nguồn nuôi 4.4V tới 5.25V. Hãy xét chân 6 và 7 của EEPROM. Một số thì ghi rõ nó không để kết nối gì cả, còn một số lại sử dụng nó để chọn c cần phải xem xét cẩn thận các chế độ của nó. Ta hoàn toàn có thể “chia sẻ” EEPROM giữa FT245BM với các thiết bị ngoại vi khác như là MCU. Tuy nhiên điều nà 63 Hình 3.5: Sơ đồ mạch cấp nguồn. ạch mô tả một cách cấp nguồn thông dụng cho bus USB. Các nguyên FT2 tắc cơ bản của cấp nguồ ng không vượt quá 500µA. 45BM ở chế độ Reset, tương ứng với EEPROM ở chế độ 3 trạng thái tại thời điểm đó. Với một kết cấu thông thường có thể sử dụng 4 bit của một cổng I/O của MCU. Một bit có thể sử dụng để giữ cho FT245BM sử dụng chế độ Reset khi đang hoạt động, 3 bít còn lại có thể kết nối tới chân EECS, EESK và EEDATA của FT245BM để cho phép đọc/ghi dữ liệu vào EEPROM tại thời điểm đó. Khi mà MCU đọc/ghi dữ liệu vào EEPROM thì nó có thể đặt chân RESET# lên mức cao và cho phép FT245BM tự định dạng và đếm thông qua USB. 3.7.3. Cấp nguồn từ Bus USB. M n từ Bus USB là: a) Khi cắm vào thì thiết bị phải có dòng không vượt quá 100mA. b) Khi ngắt USB thì thiết bị phải có dò 64 c) Cấp nguồn qua Bus ở chế độ cao (vượt quá 100mA) nên sử dụ Hình 3.6: Sơ đồ mạch tự cấp nguồn. ạch trên cho ta một cách tự cấp nguồn thông dụng cho USB, nó l ng chân PW µA khi US ừ Bus USB. ối tiếp với nguồn USB để chống lại tạp âm từ thiết bị và rị của lõi Ferrit tuỳ thuộc vào dòng điện yêu cầu cho mạch. ấy nguồn từ bản thân ng iện từ Bus USB. Các nguyên tắc cơ bản của tự cấp nguồn USB là: REN# để giữ cho dòng điện dưới 100mA khi cắm thiết bị và 500 B ngắt. d) Thiết bị có dòng điện vượt quá 100mA không được phép cắm vào Hub của nguồn t e) Không được phép có dòng 500mA trên Bus USB. Lõi Ferit được mắc n kết hợp với mạch toả nhiệt cho cáp USB nối tới Chủ. Giá t 3.7.4. Kết cấu tự cấp nguồn USB: M uồn nuôi của nó mà không bằng dòng đ 65 a) Một thiết bị tự cấp nguồn không được làm cho dòng điện chạy trên Bus USB khi mà Chủ USB hoặc Bộ điều khiển Hub tắt nguồn. b) Một thiết bị tự cấp nguồn có thể đạt dòng Hình 3.7: Sơ đồ mạch tự cấp nguồn thứ 2. điện lớn như nó đạt được tron t cứ Chủ USB nào và c DP phải được điều chỉnh để thể gây cho một số chủ USB hay bộ điều khi g khi hoạt động bình thường và khi USB ngắt c) Một thiết bị tự cấp nguồn có thể được sử dụng với bấ ả với USB và Hub tự cấp USB. Để đạt yêu cầu a) thì mạch điện trở 1.5k tại USB ngăn không cho dòng điện chạy trên dây USB DP qua điện trở 1.5k khi mà Chủ hoặc Hub tắt nguồn. Lỗi này có ển Hub bật lên một cách bất thường. Có thể dùng một transistor (2N3906) để tạo nguồn cho Bus USB. Nó được nối dạng emitơ lặp lại do đó khi có nguồn trên bus USB thì transistor sẽ bão hoà và điện trở 1.5k được nối trực tiếp với RSTOUT#. Khi nguồn USB tắt thì Transistor cũng tắt theo do đó chặn không cho dòng điện chạy vào dây USB DP. 66 H Hình 3.8: Sơ đồ mạch tạo ngu n mức lôgic 3.3v / nguồn nuôi. ình trên mô tả một cách mạch cấp nguồn tương tự. Lúc này điện trở 1.5k ở chân USB DP đươc nối với RSTOUT# như ở mạch cấp nguồn cho Bus. Tuy nhiên, cấp nguồn cho bus USB được sử dụng để điều khiển chân RESET# của FT2 Trong 2 kết cấu trên, việc sử dụng phụ thuộc vào thiết kế của thiết bị ngoại vi. Với kết cấu đầu tiên thì FT245BM là “Live” – khi cổng USB tắt thì sẽ không có hoạt động trên USB bus và thiết bị sẽ ở trạng thái nghỉ trong một vài 3.7.5. Mạch tạo nguồn cho Bus với mức lôgic 3.3v / nguồn nuôi. 45BM. Khi Chủ USB hay nguồn Hub tắt, RESET# sẽ ở mức thấp và thiết bị sẽ được giữ ở trạng thái Reset. Reset ở mức thấp làm cho RSTOUT cũng ở mức thấp, do vậy không có dòng điện chạy trên dây USB DP qua điện trở 1.5k. Chú ý: Khi FT245BM ở chế độ RESET thì các chân ghép nối FIFO đều là dạng 3 trạng thái. Các chân này có điện trở trong 200k nối tới Vcc-IO, do vậy nó sẽ ở mức cao trừ khi được điều khiển bởi một số thiết bị bên ngoài. ms. ở kết cấu này thì chân RESET# có thể vẫn hoạt động nếu cần thiết. Ở kết cấu thứ hai, FT245BM giữ ở trạng thái RESET khi mà USB tắt. Khi Reset, bộ tạo dao động 6Mhz của FT245BM vẫn hoạt động và thiết bị sẽ không ở trạng thái nguồn thấp. ồ 67 Hiện nay hầu hết các thiết bị USB đ ạt động với mức logic 3.3V. Do vậy mạc t bị mức lôgic 3.3V. Trong mạch này, một bộ phát 3.3V riêng biệt được sử dụng để tạo mức lôgíc 3.3V từ nguồn nuôi USB. VccIO được nối với đầu ra của bộ điều chỉnh 3.3V, khi hoạt động có thể làm cho các chân IO của giao diện FIFO điều chỉnh ra ở mức 3.3V. Với mạch cấp nguồn cho Bus USB, cần phải cân nhắc khi chọn bộ điều chỉnh. iều chỉnh LDO (Low Drop Out) giản V ị ngoài. Dòng điện ngắt không được quan tâm trong thiết kế tự cấp nguồn. h gắn liền của FT245BM để cấp nguồn 3.3 thấp nguồn trong chế độ ồm cả ngoại vi lôg không thể tự hạ thấp nguồn thì FT245BM cung cấp một cách đơn giản nhưng hiệu quả để tắt nguồn mạch ngoại vi khi USB ngắt. ều ho h trên cho biết cách kết cấu FT245BM để tương thích với thiế 1. Bộ điều chỉnh phải có khả năng duy trì điện áp đầu ra với điện áp đầu vào là 4.4V. Phải chọn bộ đ 2. Dòng điện tĩnh của bộ điều chỉnh phải thấp để khi USB ngắt, dòng điện tổng yêu cầu của USB ≤ 500µA. Khi sử dụng FT245BM với thiết kế tự cấp nguồn USB, thì chỉ nối đơn ccIO với nguồn 3.3V của thiết b Trong một số trường hợp, khi chỉ yêu cầu một dòng điện nhỏ (<5mA), nó có thể hoàn toàn sử dụng bộ điều chỉn V mà không yêu cầu bất kỳ một thành phần thêm nào. Trong trường hợp này, nối VccIO với chân 3.3V OUT của FT245BM. 3.7.6 Mạch cấp nguồn (≤100mA) với nguồn điều khiển: Mạch cấp nguồn cho Bus USB cần để có thể hạ ngắt USB nhằm đạt được dòng điện ngắt yêu cầu ≤500µA (g ic). Một số ngoại vi lôgíc có thể tự hạ thấp nguồn xuống trạng thái dòng điện thấp bằng cách điều chỉnh chân POWEREN#. Với các ngoại vi lôgic 68 Hình 3.9: Sơ đồ mạch cấp nguồn (≤100mA) với nguồn điều khiển. Hình trên cho thấy cách sử dụng một MOSFET kênh P để điều khi nguồn của mạch ngoại vi lôgic. Thiết bị hợp lý có thể là Fairchild NDT456P ển hay tươ à dòn t. 2. ối chuyển goại vi lôgic 3.3V hoặc nguồn VccIO từ chân 3.3V OUT của FT245BM nếu thích hợp. ng đương. Kết cấu này phù hợp để cấp nguồn cho ngoại vi lôgic m g điện của nguồn nuôi bình thường ≤100mA và được điều khiển không phát ra dòng điện đáng kể khi tăng nguồn. Để bật nguồn ngoại vi lôgíc mà vượt quá 100mA hay phát ra dòng đáng kể khi bật, thì nên thiết kế IC bật nguồn chuyên dụng với chế độ “Soft-Start” gắn liền thay cho sử dụng MOSFET (Chẳng hạn IC: MIC2025-2BM hoặc tương đương). Hãy chú ý đến những điểm sau khi kết nối với nguồn điều khiển: 1. Thiết bị lôgíc được điều khiển phải có mạch Reset cho nó mà nó sẽ tự động reset nó khi mà nguồn được ứng dụng lại không có ngắ Đặt lựa chọn nối đất cho EEPROM của FT245BM 3. Với mạch điều khiển nguồn 3.3V VccIO không được phép nối qua mạch ngoại vi (chân PWREN# lấy nguồn Vcc từ VccIO). Có thể n mạch nguồn với đầu ra của bộ điều chỉnh 3.3V và n 69 Hình 3.9: Sơ đồ mạ h kết nối với MCU. Hình trên mô tả một cách ghép nối thông dụng giữa FT245BM và m vi điều khiển (MCU). Ví dụ này sử dụng 2 cổng IO của MCU, 1 cổng 8 bit truyền dữ liệu và cổng còn lại (4/5 bit) định các bit trạng thái TXE# và 3.7.7. CÊu h×nh với bộ vi điều khiển (MCU): Chip FT245BM có thể ghép nối với MCU theo mạch sau : ột bộ để RFE# và phát lệnh cần thiết. Chân SI/W c để chốt chân RD# và WR tới FT245BM nếu U có thể nối với chân IO khác tuỳ ý nếu chức năng yêu cầu. Nếu chân SI/WU không cần thiết thì đặt nó lên mức cao. Nếu MCU đảm nhiệm chức năng quản lý nguồn thì PWREN# nên nối với chân IO của MCU. 8 bit dữ liệu của cổng 1 có thể được chia sẻ với thiết bị ngoại vi khác khi MCU không truy cập FT245BM. 70